CN1892535A - 用于启动电路块的电路装置及方法 - Google Patents

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Abstract

本发明涉及一种集成电路，该集成电路包括：多个功能块；功率控制单元，其控制向集成电路的不同功能块提供功率；检测单元，其检测是否要接通断开的功能块；时钟信号控制单元，其控制功能块的时钟信号的提供，其中时钟信号控制单元中断集成电路的启动功能块的时钟信号一个预定数量的时钟周期，功率控制单元在中断的时钟周期期间向断开的功能块提供功率。

Description

用于启动电路块的电路装置及方法
技术领域
本发明涉及一种集成电路，尤其涉及电子电路中电路块的启动，以及涉及一种用于启动断开的电路块的方法。本发明特别而非专门地用于集成电路以便最小化漏电流。
背景技术
为了减少这些漏电流，可能不需要间歇地断开电子电路例如数字CMOS电路的电路块。如果要使电路块脱离停用状态并且返回到启动状态，那么在停用状态中放电的内部电容器必须再次充电，并且这产生加强的电流。除了充电电流之外，还在电源线中引起电流的强的不受控制的开关活动(假信号(glitch))也在再启动过程期间出现。结果，总电流在接通电路块时暂时非常高，并且这引起电压源网络上显著的电压降。因此，通过另一邻近的电路块看出工作电压下降。暂时减小的电压源引起较低的电流，并且这导致开关速度暂时减小。开关速度的这种减小能够由于关键路径中的定时违背而引起故障，并且这能够导致故障或系统失效。然而，对于尺寸敏感的(sensibly dimensioned)电源网络而言，不期望存储在块的触发器中的数据丢失。
因为接通峰值具有比电压调节器小得多的时间常数，所以通过调节电压源不能够避免由电路块的再启动所引起的电压降。电压调节器太迟缓以至于不能支持这些功率波动。
虽然原则上电压源的电容性缓冲是可能的，但是为此目的在电子电路芯片上将需要大量的电容器，其面积需求是不切实际的。
在这方面的另一问题在于，在断开电路块的工作期间，按照惯例，必须及早地识别何时需要哪个电路块。然而，当断开一小部分时，在再次需要相关的电路块之前，能够出现仅一个系统周期被预先识别的情形。因此不存在以离散的步骤来启动该块的更多时间，所以必须预先估计何时需要该功能块。这也常常能够引起误启动，由此也产生杂散功率。
发明内容
因此，存在提供一种下述电路装置的需要，利用该电路装置，有可能在短时期(period)内启动电路块，而邻近的电路块未受到不利的影响。
根据本发明的有利实施例，提供一种包括多个功能块的集成电路。功率控制单元控制向集成电路的不同功能块提供功率。集成电路可以进一步包括检测是否要接通断开的电路块的检测单元。而且，可以提供时钟信号控制单元，以用于控制集成电路的不同功能块的时钟信号，其中时钟信号控制单元中断集成电路的其他功能块的时钟信号一个预定数量的时钟周期。功率控制单元在中断的时钟周期期间向断开的功能块提供功率。根据本发明，全局时钟选通能够被执行一个预定数量的时钟周期。在该时间期间，停用的功能块被启动。优选地，对时钟周期进行停用一个非常短的时间周期，例如一个或两个时钟周期。在短的时间周期内由功能块的再启动引起的电压降不能够负面地影响其他功能块，因为这些其他的功能块的时钟信号也被中断。
作为中断电路块的时钟信号的结果，即作为冻结(freeze)这些电路块(时钟选通)的时钟周期的结果，相关的电路块能够被快速地接通，因为出现的电流峰值以及由其产生的电压降不能够引起其他电路块中的故障。一旦所述时期结束，那么先前有效的电路块和新接通的电路块都是可用的。
根据优选实施例，时钟信号控制单元中断时钟单个时钟周期，功率控制单元在该时钟周期内再启动或再次接通断开的电路块。优选地，突然发生所述接通过程。因此，快速地启动所述块，并且该块在下一时钟周期内尽早可用。因此电路块的快速再启动是可能的，特别是在电路块的暂时的精细粒度(granular)断开的情况中。利用这些，通常仅在再次需要它们之前进行检测，所以它们应该再次快速接通。借助于大功率驱动器能够快速地接通断开的电路块或功能逻辑块。中断时钟周期一个时钟能够例如产生0.1ns和2ns之间的空闲时间，优选在0.5ns和1.4ns之间的空闲时间。这个空闲时间在大多数应用中能够被接受。
由于短的再启动时间，所以本发明的另一优点在于以下事实，即仅需要提前一个时钟周期知道何时再次需要电路块。如果检测到需要电路块，那么控制单元在下一时钟内暂停系统一个周期，接通设备再次接通电路块，其中随后再次启动整个系统的时钟供应。用于预先确定可能何时需要电路块的逻辑电路不再是必须的。用于连续接通电路块的逻辑电路也不再是必须的。
当然，除了刚好一个时钟周期之外，控制器还能够中断时钟两个时钟周期或者任何期望数量的时钟周期。然而，电路块的时钟周期优选地被中断最短可能的时间。
根据本发明的一个实施例，提供一种用于启动微处理器中的断开电路块的方法，该微处理器包括多个电路块，电路块通过时钟信号来计时。根据本发明的该方面，启动信号被启动，功率应该被提供给断开的电路块。此外，对于微处理器的多个启动的电路块，中断时钟周期一个预定的时期，并且在该时期内向断开的电路块提供功率。在所述预定时期之后，再次将时钟周期发送给电路块。
附图说明
以下将参考附图并且借助于实施例来更加详细地描述本发明。在附图中：
图1示出根据本发明的示意电路，
图2示出图1中电路的各种部件的信号特性，以及
图3通过例子示出在电路块启动期间的电压特性。
具体实施方式
图1示意性地示出电子电路的一部分，其包括不同的电路块11、12、13。通过电源电压VDD对这些电路块或功能块进行供电。在所说明的改进中，通过接通/断开设备14能够停用和再启动电路块11。为了清楚起见，仅为块11示出了接通/断开设备14。当然，通过类似的接通/断开设备也能够控制其他电路块12、13。还提供了时钟控制器15，对其提供系统时钟CLK。
因此能够以这样的方式来构造电路，即断开功能块11以最小化泄漏损失。如果再次需要电路的断开功能块11，那么例如通过系统控制器(未示出)可以将启动信号BA提供给检测器16，该检测器16检测是否应该再次接通断开的电路块。如果在检测器16中存在该类型的信号，那么检测器将该信号传送到时钟控制器15。该时钟控制器使得时钟周期暂停一个预定的时间，其被输出到其他电路块11、12和13。在该时期期间，接通/断开设备再次接通电路块11。一旦冻结时钟的命令被提供给时钟控制器15，检测器就启动电路开关，或者一旦暂停块11-13的时钟，时钟控制器本身就启动电路开关14。
如果电子电路包含必须接收或输出连续的数据流的电路块，那么由于例如发送或接收比特将失败，所以在时钟信号“冻结”期间的空闲时间将引起错误。可以将FIFO存储器(先入先出)插入这些电路块中，由此发送或接收电流能够桥接由于时钟周期的中断而冻结的电路的剩余部分的时间。
控制器优选地中断由电压源供电的电路块的时钟，所述电压源也向接通的电路块供电。象被接通的电路块一样，连接到同一电压源的电路块将受到暂时的电压损失的影响，所以在预定时期期间，不向这些电路块提供时钟信号。
图3示出了VDD随着时间的过去的电压特性。在电路块的快速再启动情况中出现显著的电压降31。在图3中还绘制了大约为0.4×VDD的极限值32。被称为动态噪声容限或静态噪声容限的这些极限值32指示连接在下游的逻辑电路在电压信号改变的情况中何时将看到改变的逻辑状态，并且这将破坏逻辑电路的信息内容。正如在图3中能够看到的，由快速接通电路块所引起的电压损失比极限值32小，所以例如连接在下游的触发器的信息内容不会被破坏。因此有可能快速再启动电路块而不改变其他块的逻辑状态。
图3也示出了给出较低电压值的极限值33，所述较低电压值给出了最大容许速度降级。如果VDD降低到极限值33以下，那么这将导致不可容忍的电路速度的变化。为此原因，在长的时期34期间，必须再次接通电路块，然而，这将持续大量的时钟周期。在电路块的快速接通期间的时期35明显较短，其中该时期能够处于一个时钟周期内。由于在时期35中暂停了时钟周期，所以电压降对电路速度没有任何影响。
图2更加详细地示出了图1电路的信号特性。上面的图示出了例如被提供给图1的时钟控制器15的系统时钟CLK。还示出了块启动信号BA。在第一时钟周期在t1到t2时期结束之后，块启动信号在时间t3被提供给检测器16。还示出了信号sel随着时间的过去的特性，其说明了块的启动。在块启动信号之后，在下一时钟信号的时间t4，再次接通断开的电路块，所以该实例中，信号sel再次被切换到高逻辑状态。例如，通过检测器16能够将信号sel提供给接通/断开设备14，该设备然后再次接通电路块11。正如能够从电压特性的最低曲线中所看到的，电路块的再启动产生暂时的电压损失31，其对应于由图3所示的电压损失。然而，正如曲线CPint的特性所示，从时钟控制器15向其他电路块发送的时钟周期也被中断该时期。正如在CPint的特性中看到的，在t4和t5之间由系统时钟所提供的时钟周期没有被发送到电子电路的功能块。因此，该时钟不参与功能块，所以在该时期期间电路块中不发生切换操作。
正如在图2中可看到的，对于启动信号而言，在时钟周期之前的一个时钟信号接通待检测的电路块是足够的，所述时钟信号被中断以便启动已经停用的电路块。电路块的快速再启动意味着也能够将电路块断开非常段的时期，例如小于10μs的时期，或者小于5μs的时期，或者小于1μs的时期，并且再次接通。由于在启动块期间在邻近的电路块中不存在信号处理，因此作为暂时电压降的结果而不会出现故障。

Claims (25)

1.集成电路，包括：
-多个功能块，
-功率控制单元，其控制向集成电路的不同功能块提供功率，
-检测单元，其检测是否要接通断开的功能块，
-时钟信号控制单元，其控制功能块的时钟信号的提供，其中时钟信号控制单元中断集成电路的启动功能块的时钟信号一个预定数量的时钟周期，功率控制单元在中断的时钟周期期间向断开的功能块提供功率。
2.根据权利要求1所述的集成电路，其中功率控制单元是控制断开或接通功能块的电源电压的晶体管。
3.根据权利要求1所述的集成电路，其中时钟信号控制单元中断时钟一个时钟周期，在这一个时钟周期内提供功率以启动断开的功能块。
4.根据权利要求1所述的集成电路，其中时钟信号控制单元中断时钟两个时钟周期，在这两个时钟周期内将功率提供给所述断开的功能块。
5.根据权利要求1所述的集成电路，其中在具有连续的数据流的电路块中提供FIFO存储器，该FIFO存储器接收在中断的时钟周期期间积累的数据。
6.根据权利要求1所述的集成电路，其中时钟信号控制单元中断用于由电源供电的有效功能块的时钟，该电源还向接通的功能块供电。
7.处理器系统，包括：
-多个电路块，
-电源，其向所述多个电路块提供功率，
-电源启用/禁用单元，其启用和禁用所述多个电路块的电源，
-控制单元，其控制所述多个电路块的不同电路块的时钟信号，其中，一旦检测到应该接通断开的电路块，那么控制单元中断向其他接通的电路块提供该时钟信号一个预定的时期，所述其他接通的电路块由该电源供电，该电源也向接通的电路块提供功率，在所述预定的时期内启用断开电路块的电源。
8.根据权利要求1所述的处理器系统，其中电源启用/禁用单元是控制断开或接通功能块的电源电压的晶体管。
9.根据权利要求7所述的处理器系统，其中控制单元中断时钟一个时钟周期，在这一个时钟周期内电源启用/禁用单元接通断开的电路块。
10.根据权利要求7所述的处理器系统，其中在接收连续的数据流的电路块中提供FIFO存储器，该FIFO存储器接收在中断的时钟周期期间积累的数据。
11.用于在微处理器中节省功率的设备，包括：
-多个电路块，
-开关装置，用于接通/断开所述多个电路块的至少一个电路块，
-检测装置，其检测何时应该接通断开的电路块，
-控制装置，其控制不同电路块的时钟信号，其中一旦检测到应该接通断开的电路块，控制装置就中断接通的电路块的时钟一个预定的时期，其中开关装置在该时期期间接通断开的电路块。
12.根据权利要求11所述的设备，其中开关装置是控制接通或断开功能块的电源电压的晶体管。
13.根据权利要求11所述的设备，其中控制装置中断时钟一个时钟周期，在这一个时钟周期内开关装置接通断开的电路块。
14.根据权利要求11所述的设备，其中控制装置中断时钟两个时钟周期，在这两个时钟周期内开关装置接通断开的电路块。
15.根据权利要求11所述的设备，其中在具有连续的数据流的电路块中提供FIFO存储器，该FIFO存储器接收在中断的时钟周期期间积累的数据。
16.根据权利要求11所述的设备，其中控制装置中断由电压供电的电路块的时钟，该电压还向接通的电路块供电。
17.用于启动微处理器中断开的功能块的方法，该微处理器包括多个功能块，通过时钟信号对功能块进行计时，该方法包括以下步骤：
-检测应该向断开的电路块提供功率的启动信号，
-中断微处理器的其他电路块的时钟信号一个预定的时期，在该时期内向断开的电路块提供功率，以及
-在所述预定时期之后恢复电路块的时钟信号。
18.根据权利要求17所述的方法，其中中断时钟信号一个预定数量的时钟周期。
19.根据权利要求18所述的方法，其中用于其他电路块的时钟信号被中断一个时钟周期。
20.根据权利要求18所述的方法，其中用于其他电路块的时钟信号被中断两个时钟周期。
21.根据权利要求17所述的方法，其中在电路块和用于接通或断开电路块的VDD或VSS之间设置晶体管。
22.根据权利要求17所述的方法，其中通过中断时钟周期一个预定的时期，产生在0.1ns与2ns之间、优选在0.5ns与1.4ns之间的空闲时间。
23.根据权利要求17所述的方法，其中在时钟周期被中断的时期开始之前的时钟周期上检测用于接通电路块的启动信号，以便接通电路块。
24.根据权利要求17所述的方法，其中在小于10微秒、优选小于5微秒、甚至更优选小于1微秒的时期内再次断开和接通电路块。
25.用于在微处理器中节省功率的方法，该微处理器包括多个功能块，通过时钟信号对所述功能块进行计时，该方法包括以下步骤：
-检测应该切换断开的功能块的启动信号，
-中断用于接通的电路块的时钟信号的提供一个预定的时期，在该时期内接通断开的功能块，以及
-在所述预定时期之后恢复功能块的时钟信号。
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