CN1881559A - 低电感通孔结构 - Google Patents
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Abstract
在一个实施例中,一种用于形成半导体装置的方法,其包括在衬底第一表面上形成第一和第二通孔,并且这两个通孔同轴;在第一个通孔中,在衬底的第一表面和第二表面之间形成第一导电通路;在第二通孔中,在衬底的第一表面和第二表面之间形成第二导电通路。
Description
背景技术
在半导体装置的第一层上的导体和第二层上的导体之间通过硅通孔结构提供一种电连接。半导体装置的第一层和第二层可以由绝缘材料和/或衬底材料分隔开。具有通孔结构的半导体装置可以在许多应用中使用,包括射频(RF)应用。
附图说明
将参照附图给予详细的描述。
图1是一个流程图,示出了根据一个实施例的用于制造一个含有低电感通孔结构的半导体装置的方法操作。
图2A-2G是截面图,示出了根据一个实施例的制造一个含有低电感通孔结构的半导体装置的方法。
图3A是根据一个实施例的一个含有低电感通孔结构的半导体装置的示意性平面图。
图3B是图3A中的半导体装置的示意性截面图。
图4A是根据一个实施例的一个含有低电感通孔结构的半导体装置的示意性平面图。
图4B是图4A中的半导体装置的示意性截面图。
图5示意性的描述了根据一个实施例的无线电话。
具体实施方式
在此描述的是低电感通孔结构的例子和制造通孔结构的技术,该通孔结构被用在例如半导体装置中。在下面的描述中,许多具体的细节被提出以对各种实施例提供完全的理解。然而,本领域技术人员应该理解,即使没有这些具体的细节,各种各样的实施例仍可以被实施。在其他的情况下,众所周知的方法、过程、元件和电路没有被详细描述,以使具体的实施例更清楚。
在下面的描述中,术语“半导体装置”用于确定形成有源半导体元件的材料的不连续层。一个装置可以单独地和一体地组成许多结构,比如但是不限定于,二极管、晶体管、场效应管(FET)、包括电子和光电子设备中的装置。一个装置也可以指一个或多个无源电路元件,如电感、电容、电阻、或微电子机械系统(MEMS)装置,如悬臂梁开关。
在说明书中提及的“一个实施例”或“一实施例”是指具体的特征、结构、或与该实施例有关的特性被包含在至少一个实施中。在说明书各处出现的短语“在一个实施例”可以是或者不是指同一个实施例。
参照图1和图2A-2G,描述了形成低电感通孔结构的技术的一个实施例。图1是一个流程图,示出了根据一个实施例的用于制造一个半导体装置的方法的操作,该半导体装置包括一个低电感通孔结构。图2A-2G是横截面图,示出了根据一个实施例的制造一个半导体装置的方法的各个阶段,该半导体装置包括一个低电感通孔结构。
图2A是半导体衬底240的侧视图。在操作110,在半导体衬底240的第一表面上形成两个邻近的沟槽242a、242b(见图2B)。各种各样的方法可以用来形成沟槽242a、242b。在一个实施例中,沟槽242a、242b是使用蚀刻的方法形成的,如机械蚀刻方法、化学蚀刻方法、电浆蚀刻方法、光化蚀刻方法等等。
沟槽242a、242b的尺寸不是很重要。在一个实施例中,沟槽242a、242b的深度尺寸大约在200微米和500微米之间,并在宽度上有相似的尺寸。
在操作115,在形成沟槽242a、242b的衬底240的表面沉积一个绝缘体。参照图2C,沉积一层绝缘材料230以涂敷衬底230的表面,包括沟槽242a、242b的表面。各种各样的方法可以用来沉积这层绝缘材料230。在一个实施例中,这层绝缘材料230使用一个沉积工艺进行沉积,如化学气相沉积(CVD)、电镀、晶体外延、热氧化、物理气相沉积(PVD)铸造、蒸发、溅射涂膜等等。
绝缘层230的尺寸不是很重要。在一个实施例中,绝缘层的厚度尺寸大约在5微米和100微米之间。
在操作120,一层导体材料被沉积在绝缘材料层230上,并被图案化以形成第一导体220a和第二导体220b。参照图2D,第一导体220a覆盖部分绝缘层230,并且填充了沟槽242a的至少一部分。同样,第一导体220b覆盖部分绝缘层230,并且填充了沟槽242b的至少一部分。导体材料层的厚度不是很重要。在一个实施例中,导体材料层的厚度尺寸大约在5微米和100微米之间。当然,填充沟槽242a、242b的导体层部分要比其他部分厚得多。
各种各样的方法可以用来沉积这层导体材料。导体材料层可以使用上述任何一种沉积技术进行沉积。同样,用来形成导体220a、220b的各种方法并不是决定性的。在一个实施例中,这层导体材料可以使用上述任何一种选择的蚀刻方法形成。
在操作125,把材料从衬底240的后表面去除。在此使用的术语“后表面”指的是与沟槽242a、242b形成的衬底表面相对的表面。该术语是任意的。在一个实施例中,大量的材料被从衬底240的后表面去除,从而使分别填充沟槽242a、242b的导体220a、220b露出来。参照图2D,在一个实施例中,在虚线框244内相应的材料量被去除。在图2E描述的一个实施例中,部分绝缘材料230层被去除,从而得到3个绝缘材料的电隔离层,被标记为230a、230b和230c。
把材料从衬底240的后表面去除的各种方法并不是决定性的。在一个实施例中,使用一种合适的研磨方法把材料去除。可选的,可以使用一种或多种上述蚀刻方法把材料从衬底240的后表面去除。
在操作130,绝缘材料层沉积在后表面,并被图案化以使分别填充沟槽242a、242b的导体220a、220b露出来。参照图2F,沉积和蚀刻操作形成3个绝缘材料的电孤立层,被标记为230a、230b和230c。任何一种上述沉积和图案化技术都可以在操作130中使用。
在操作135,导电材料层被沉积到衬底240的后表面上的绝缘体230a、230b和230c(图2F)以及分别用来填充沟槽242a、242b的导体220a、220b的露出来的表面上。参照图2G,导电材料层被图案化以使导体220a和220b之间保持隔离。在图2G所描述的实施例中,导电层被图案化以使绝缘体230c露出来。在一个可替代的实施例中,部分绝缘体230c可以被导电材料层继续覆盖。任何一种上述沉积和图案化技术都可以在操作135中使用。
操作110-135可以制造导电通路,该通路穿过衬底240的前表面,穿过衬底240的横截面,并穿过衬底240的后表面。穿过衬底240横截面的部分导电通路被称之为通孔。因此,操作110-135可以构造由通孔连接的多层半导体结构。
操作110-135描述了在衬底240前表面和后表面之间的通孔的构造。操作110-135中的技术可以被用来构造在衬底240前表面和后表面之间的任何数量的通孔。此外,在操作110-135中描述的技术可以被进一步用来构造多层半导体装置。
各种材料可以被用来制造半导体装置。半导体衬底可以包括硅、硅锗、锗、玻璃等等。绝缘材料可以包括各种氧化物、氮化物、聚合物等等。导体可以包括铜、金、铝、以及它们的各种合金等等。
图1和2A-2G所描述的技术可以用来构造低电感通孔结构。图3A是根据一个实施例的一个含有低电感通孔结构的半导体装置300的示意性平面图。在一个实施例中,图3A所描述的半导体装置可以包括一个共面波导。图3B是图3A所描述的半导体装置300的示意性部分截面图。在一个实施例中,该半导体装置300可以包括一个共面波导。在另一个实施例中,半导体装置300可以包括平面信号和通过通孔结构连接的接地线。
参照图3A和3B,半导体装置300包括一个信号导体320a,该信号导体320a穿过衬底340的部分前表面和部分后表面,并且通过通孔350穿过衬底340的横截面。同样,半导体装置300包括一个接地导体320b,该接地导体320b穿过衬底340的部分前表面和部分后表面,并且通过通孔352穿过衬底340的横截面。图3B中的绝缘体330c对应于图3A中绝缘层330可见的部分。
在图3A-3B中所描述的实施例中,通孔350和352基本上沿着轴线共轴,该轴线垂直地伸过衬底340。在此使用的术语“共轴”在严格的几何意义上不应该被构造成满足通孔350和352的纵向轴的精确对准。相反,术语“共轴”应该被构造成允许在通孔350和352的纵向轴之间有偏差,这可能是由于设计上的限制和/或生产上的缺陷产生的。由于信号导体320a和接地导体320b基本共面,所以通孔352不能完全地包围通孔350。尽管如此,由通孔350和352所确定的共轴通孔结构仍然在衬底340的前表面和后表面之间产生了一个低电感通路。
图4A是根据一个实施例的一个含有低电感通孔结构的半导体装置400的示意性平面图。在一个实施例中,图3A所描述的半导体装置可以包括一个共面波导。图4B是图4A所描述的半导体装置400的示意性部分截面图。在一个实施例中,该半导体装置400可以包括一个共面波导。在另一个实施例中,半导体装置400可以包括平面信号和通过通孔结构连接的接地线。
参照图4A和4B,半导体装置400包括一个信号导体420a,该信号导体420a穿过衬底440的部分前表面和部分后表面,并且通过通孔450穿过衬底440的横截面。同样,半导体装置400包括一个接地导体420b,该接地导体420b穿过衬底440的部分前表面和部分后表面,并且通过通孔452穿过衬底440的横截面。图4B中的绝缘体430c对应于图4A中绝缘层430可见的部分。
在图4A-4B中所描述的实施例中,通孔450和452基本上沿着轴线共轴,该轴线垂直地伸过衬底440。在此使用的术语“共轴”在严格的几何意义上不应该被构造以满足通孔450和452的纵向轴的精确对准。相反,术语“共轴”应该被构造以允许在通孔450和452的纵向轴之间有偏差,例如这可能是由于设计上的限制和/或生产上的缺陷产生的。参照图4B,由于信号导体420a所处的平面高于接地导体420b所处的平面,所以通孔452可以完全地包围通孔450。由通孔450和452所确定的共轴通孔结构在衬底440的前表面和后表面之间产生了一个低电感通路。
含有在此描述的低电感通孔的半导体装置,可以用作射频(RF)收发器应用中的电路元件,如无线电话和计算装置中的无线网络适配器。图5示意性的描述了根据一个实施例的一个无线电话500。参照图5,无线电话500包括一个显示器510、键盘515、无线电路520、音频电路525和处理器530。处理器530和存储模块535相连。无线电路520经过合适的连接件560与一个天线555相连。
由天线555所接收到的无线信号被无线电路520处理,这与无线电收发机中的操作一样。无线电路520可以包括一个接收滤波器、一个降频变换器、基带滤波器、模数转换器(ADC)、局部振荡器电路等。无线电路520还可以包括一个具有功率放大器(PA)电路的发射器,用来把发射信号放大到一定水平之后适合从天线555中发射。无线电路520支持一个或多个频率范围。比如,未经当局许可的无线信号的发射频率为900MHz或者在2.4GHz到5GHz之间的频率范围。
处理电路530包括基带处理器,一个或多个支持电路,以及用来储存所需要或要求的指令和校准数据等的一个或多个存储器。其中,基带处理器可以包括一个或多个微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他电子逻辑装置;支持电路例如是时钟/定时控制电路、输入/输出(IO)接口电路;存储器例如是电擦除可编程只读存储器(EEPROM)或闪存。
被处理的无线信号由音频电路525转换成音频信号。音频信号由音频接口532提供给用户,其中音频接口包括扬声器、麦克风和/或其他装置。由音频接口532接收的音频信号由处理器530、音频电路525和无线电路520处理。然后无线信号传送到天线555,由此作为RF信号被播放。
存储模块535包括实现各种特征或功能的逻辑指令。比如,存储模块535包括一个转交模块540,用于处理蜂窝网络中基站间的转交任务。存储模块535还包括一个位置跟踪模块545,用来确定无线电话500的当前位置。此外,存储模块535包括认证模块550,用来协调一个认证程序,使得无线电话500在网络中被注册使用。
因此,虽然用具体的语言描述了实施例的结构特征和/或方法动作,但是应该理解所要求保护的主题不应限定于具体特征或上述过程。更确切地,具体特征和动作由所要求保护的主题所实施的示例形式所公开。
Claims (20)
1、一种方法,包括:
在衬底第一表面上形成第一和第二通孔,并且第一和第二通孔同轴;
在第一通孔中,在衬底的第一表面和第二表面之间形成第一导电通路;
在第二通孔中,在衬底的第一表面和第二表面之间形成第二导电通路。
2、权利要求1的方法,其中在衬底上形成第一和第二通孔包括:
在衬底的第一表面上形成第一和第二沟槽,并且第一和第二沟槽同轴;和把衬底的第二表面部分去除。
3、权利要求1的方法,其中在第一通孔中在衬底的第一表面和第二表面之间形成第一导电通路包括:
在衬底的第一表面上形成第一沟槽;
在第一表面上形成第一导电材料层,而且该导电材料层填充第一沟槽;
图案化第一导电材料层以在第一表面上形成第一导体;和
把衬底的第二表面部分去除,使得第一沟槽中的导电材料露出来。
4、权利要求3的方法,还包括:
在第二表面上形成第二导电材料层,使其与第一沟槽中的导电材料电连接;
图案化第二导电材料层以在第二表面上形成第二导体。
5、权利要求1的方法,其中在第二通孔中在衬底的第一表面和第二表面之间形成第二导电通路包括:
在衬底的第一表面上形成第二沟槽;
在第一表面上形成第一导电材料层,并且该导电材料层填充第二沟槽;
图案化第一导电材料层以在第一表面上形成第三导体;和
把衬底的第二表面部分去除,使得第二沟槽中的导电材料露出来。
6、权利要求5的方法,还包括:
在第二表面上形成第二导电材料层,使其与第二沟槽中的导电材料电连接;
图案化第二导电材料层以在第二表面上形成第四导体。
7、一种方法,包括:
在衬底的第一表面上形成共轴沟槽;
在衬底的第一表面上形成第一绝缘材料层;
在第一绝缘材料层上形成第一导电材料层;
图案化第一导电材料层以形成第一导体和第二导体;
把衬底的第二表面部分去除,使得部分第一绝缘材料层和第一导电材料层露出来。
在衬底的第二表面上形成第二绝缘材料层;
在第二绝缘材料层上形成第二导电材料层;
图案化第二导电材料层以隔离与第一导体电通信的第二层部分和与第二导体电通信的第二层部分。
8、权利要求7的方法,其中在一衬底的第一表面上形成邻近的沟槽包括蚀刻部分衬底材料。
9、权利要求7的方法,其中在衬底的第一表面上形成第一绝缘材料层包括在衬底的第一表面上沉积绝缘材料。
10、权利要求7的方法,其中在第一绝缘材料层上形成第一导电材料层包括在衬底的第一表面上沉积导电材料。
11、权利要求7的方法,其中图案化第一导电材料层以形成第一导体和第二导体包括选择性地蚀刻部分导电材料。
12、权利要求7的方法,其中把衬底的第二表面部分去除以暴露部分第一绝缘材料层和第一导电材料层包括:研磨衬底的部分第二表面。
13、一种半导体装置,包括:
衬底;
第一通孔,使得在衬底第一表面上的源导体和在衬底第二表面上的源导体连接;和
第二通孔,与第一通孔共轴,使得在衬底第一表面上的接地导体和在衬底第二表面上的接地导体连接。
14、权利要求13中的半导体装置,其中在第一表面上的源导体和在第一表面上的接地导体是共面的。
15、权利要求13中的半导体装置,其中在第一表面上的源导体在第一平面,而在第一表面上的接地导体位于第二平面。
16、权利要求13中的半导体装置,其中在第二表面上的源导体和在第二表面上的接地导体是共面的。
17、权利要求13中的半导体装置,其中在第二表面上的源导体位于第三平面,而在第二表面上的接地导体位于第四平面。
18、一种无线电话,包括:
音频接口;
用于接收无线通讯信号的电路,其把无线通讯信号转换成音频信号后送给音频接口,该电路包括一半导体装置,该半导体装置包括:
衬底;
第一通孔,使得在衬底第一表面上的源导体和在衬底第二表面上的源导体连接;和
第二通孔,与第一通孔共轴,使得在衬底第一表面上的接地导体和在衬底第二表面上的接地导体连接。
19、权利要求18的无线电话,其中半导体装置包括射频收发器、接收滤波器、降频变换电路、基带滤波器、模数转换器、局部振荡器电路或功率放大器电路。
20、权利要求18的无线电话,其中半导体装置包括一共轴通孔。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9269485B2 (en) | 2007-11-29 | 2016-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of creating spiral inductor having high Q value |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060182993A1 (en) * | 2004-08-10 | 2006-08-17 | Mitsubishi Chemical Corporation | Compositions for organic electroluminescent device and organic electroluminescent device |
US7851348B2 (en) | 2005-06-14 | 2010-12-14 | Abhay Misra | Routingless chip architecture |
US7687400B2 (en) | 2005-06-14 | 2010-03-30 | John Trezza | Side stacking apparatus and method |
US7781886B2 (en) | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
US7767493B2 (en) | 2005-06-14 | 2010-08-03 | John Trezza | Post & penetration interconnection |
US7786592B2 (en) | 2005-06-14 | 2010-08-31 | John Trezza | Chip capacitive coupling |
US7838997B2 (en) | 2005-06-14 | 2010-11-23 | John Trezza | Remote chip attachment |
US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
US7946331B2 (en) | 2005-06-14 | 2011-05-24 | Cufer Asset Ltd. L.L.C. | Pin-type chip tooling |
US7560813B2 (en) * | 2005-06-14 | 2009-07-14 | John Trezza | Chip-based thermo-stack |
US7687397B2 (en) | 2006-06-06 | 2010-03-30 | John Trezza | Front-end processed wafer having through-chip connections |
US8569876B2 (en) | 2006-11-22 | 2013-10-29 | Tessera, Inc. | Packaged semiconductor chips with array |
US7791199B2 (en) * | 2006-11-22 | 2010-09-07 | Tessera, Inc. | Packaged semiconductor chips |
US7670874B2 (en) * | 2007-02-16 | 2010-03-02 | John Trezza | Plated pillar package formation |
JP5584474B2 (ja) | 2007-03-05 | 2014-09-03 | インヴェンサス・コーポレイション | 貫通ビアによって前面接点に接続された後面接点を有するチップ |
JP2010535427A (ja) | 2007-07-31 | 2010-11-18 | テッセラ,インコーポレイテッド | 貫通シリコンビアを使用する半導体実装プロセス |
TWI341554B (en) * | 2007-08-02 | 2011-05-01 | Enthone | Copper metallization of through silicon via |
US20100053407A1 (en) * | 2008-02-26 | 2010-03-04 | Tessera, Inc. | Wafer level compliant packages for rear-face illuminated solid state image sensors |
US20090212381A1 (en) * | 2008-02-26 | 2009-08-27 | Tessera, Inc. | Wafer level packages for rear-face illuminated solid state image sensors |
US8058732B2 (en) * | 2008-11-20 | 2011-11-15 | Fairchild Semiconductor Corporation | Semiconductor die structures for wafer-level chipscale packaging of power devices, packages and systems for using the same, and methods of making the same |
US10221496B2 (en) | 2008-11-26 | 2019-03-05 | Macdermid Enthone Inc. | Copper filling of through silicon vias |
US8796135B2 (en) | 2010-07-23 | 2014-08-05 | Tessera, Inc. | Microelectronic elements with rear contacts connected with via first or via middle structures |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
US8791575B2 (en) | 2010-07-23 | 2014-07-29 | Tessera, Inc. | Microelectronic elements having metallic pads overlying vias |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
US8610259B2 (en) | 2010-09-17 | 2013-12-17 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
KR101059490B1 (ko) | 2010-11-15 | 2011-08-25 | 테세라 리써치 엘엘씨 | 임베드된 트레이스에 의해 구성된 전도성 패드 |
US8637968B2 (en) | 2010-12-02 | 2014-01-28 | Tessera, Inc. | Stacked microelectronic assembly having interposer connecting active chips |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US8610264B2 (en) | 2010-12-08 | 2013-12-17 | Tessera, Inc. | Compliant interconnects in wafers |
JP5842368B2 (ja) * | 2011-04-11 | 2016-01-13 | ソニー株式会社 | 半導体装置 |
US8963657B2 (en) | 2011-06-09 | 2015-02-24 | International Business Machines Corporation | On-chip slow-wave through-silicon via coplanar waveguide structures, method of manufacture and design structure |
JP5722814B2 (ja) * | 2012-03-06 | 2015-05-27 | 日本電信電話株式会社 | 半導体装置の製造方法 |
TWI710671B (zh) | 2014-09-15 | 2020-11-21 | 美商麥德美樂思公司 | 微電子技術中銅沈積用之平整劑 |
US10607885B2 (en) * | 2016-03-30 | 2020-03-31 | Intel Corporation | Shell structure for insulation of a through-substrate interconnect |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01168093A (ja) * | 1987-12-23 | 1989-07-03 | Fujitsu Ltd | 回路基板の構造 |
US5421083A (en) * | 1994-04-01 | 1995-06-06 | Motorola, Inc. | Method of manufacturing a circuit carrying substrate having coaxial via holes |
US5814889A (en) * | 1995-06-05 | 1998-09-29 | Harris Corporation | Intergrated circuit with coaxial isolation and method |
US6534855B1 (en) * | 1997-08-22 | 2003-03-18 | Micron Technology, Inc. | Wireless communications system and method of making |
JP4023076B2 (ja) * | 2000-07-27 | 2007-12-19 | 富士通株式会社 | 表裏導通基板及びその製造方法 |
CA2473503C (en) * | 2002-01-14 | 2010-01-05 | The Board Of Trustees Of The University Of Illinois | Use of modified pyrimidine compounds to promote stem cell migration and proliferation |
JP4192035B2 (ja) * | 2003-05-27 | 2008-12-03 | 大日本印刷株式会社 | 配線基板の製造方法 |
US7271482B2 (en) * | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
US7348671B2 (en) * | 2005-01-26 | 2008-03-25 | Micron Technology, Inc. | Vias having varying diameters and fills for use with a semiconductor device and methods of forming semiconductor device structures including same |
-
2005
- 2005-05-23 US US11/135,112 patent/US20060264029A1/en not_active Abandoned
-
2006
- 2006-05-23 CN CNA2006101054748A patent/CN1881559A/zh active Pending
- 2006-05-23 WO PCT/US2006/020407 patent/WO2006127988A1/en active Application Filing
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9269485B2 (en) | 2007-11-29 | 2016-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of creating spiral inductor having high Q value |
Also Published As
Publication number | Publication date |
---|---|
WO2006127988A1 (en) | 2006-11-30 |
US20060264029A1 (en) | 2006-11-23 |
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