CN1879459A - 多层印刷配线板及其制造方法 - Google Patents

Abstract

多层印刷配线板(10)包括：核心基板(20)；积层(30)，其形成于该核心基板(20)上，并在上表面设置有导体图案(32)；低弹性模量层(40)，其形成于该积层(30)上；焊盘(52)，其设置在该低弹性模量层(40)的上表面，通过焊垫(66)与半导体芯片(70)连接；以及导体柱(50)，其贯通低弹性模量层(40)，将焊盘(52)和导体图案(32)电连接，导体柱(50)的上部和下部的直径均为80μm，中间部的直径为35μm，高度为200μm。该导体柱(50)的长径比Rasp(高度/最小直径)为5.7，最大直径/最小直径为2.3。

Description

多层印刷配线板及其制造方法

技术领域

本发明涉及多层印刷配线板及其制造方法。

背景技术

近年来，在以便携信息终端和通信终端为代表的电子设备中，高功能化和小型化异常显著。作为将用于这些电子设备的半导体芯片高密度地安装于多层印刷配线板上的方式，正在采用直接在多层印刷配线板上表面安装半导体芯片的倒装芯片(flip-chip)方式。作为这样的多层印刷配线板，已知有如下的多层印刷配线板：包括核心基板、形成于该核心基板上的积层、以及在该积层的上面可通过焊垫安装半导体芯片的安装用电极。此处，作为核心基板，使用由环氧树脂、BT(双马来酰亚胺-三嗪)树脂、聚酰亚胺树脂、聚丁二烯树脂、酚醛树脂等与玻璃纤维等强化材料共同成型而得到的基板，这些核心基板的热膨胀系数约为12～20ppm/℃(30～200℃)，与半导体芯片的硅的热膨胀系数(约3.5ppm/℃)相比，大致是其4倍以上。因此，在上述的倒装芯片方式中，在反复产生伴随半导体芯片的发热的温度变化时，由于半导体芯片与核心基板的热膨胀量和热收缩量不同，使焊垫和半导体芯片的绝缘层有可能被破坏。

为解决该问题，提出了如下的多层印刷配线板，在积层上设置低弹性模量的应力缓和层，在该应力缓和层的上面设置安装用电极，利用导体柱将积层上的导体图案和安装用电极连接起来(参照日本特开昭58-28848号公报、日本特开2001-36253号公报)。例如在日本特开2001-36253号公报中公开了如图12所示的多层印刷配线板100，在积层130的上面层叠低弹性模量层140，通过通孔150将积层130的上面的导体图案132和形成于低弹性模量层140上面的安装用电极142连接起来。

但是，在该多层印刷配线板中，若反复进行加热/冷却，则电阻变化增大，对所搭载的半导体芯片70的供电有可能变得不充分。并且，在为了IC芯片的高速化而对层间绝缘膜进行多孔化(porous)以减少配线间电容时，IC芯片变脆，有可能被破坏。

发明内容

本发明是为解决上述课题而提出的，其目的在于，提供一种能够防止由热膨胀/热收缩引起的与电子部件的连接破坏、并且稳定地向电子部件供电的多层印刷配线板。并且，另一目的在于提供一种制造这种多层印刷配线板的方法。

本发明的发明者们进行潜心研究的结果发现，在现有的多层印刷配线板中，由于贯通低弹性模量层的通孔的长径比小、即高度/直径小(例如，日本特开2001-36253号公报的实施例中为0.5)，所以低弹性模量层不变形，使得应力集中于焊垫，发生了不良情况，从而完成了本发明。本发明为了达到上述目的，采用了以下手段。

即，本发明的多层印刷配线板包括：核心基板；积层，其形成于该核心基板上，并在上表面设置有导体图案；低弹性模量层，其形成于该积层上；安装用电极，其设置在该低弹性模量层的上表面，通过连接部与电子部件连接；以及导体柱，其贯通所述低弹性模量层，将所述安装用电极和所述导体图案电连接，所述导体柱的长径比Rasp为4≤Rasp＜20。

在该多层印刷配线板中，由于导体柱的长径比Rasp为4≤Rasp＜20，所以，即使产生由核心基板与电子部件之间的热膨胀系数差引起的应力，也能够可靠地缓和该应力，能够防止由热膨胀/热收缩引起的与电子部件的连接破坏。并且，能够减小反复加热/冷却时的电阻的变化率，能够稳定地向所搭载的电子部件供电。可以预料到能够得到这些效果的理由是，由于导体柱的长径比Rasp大，所以导体柱也随着低弹性模量层变形。此外，本发明中导体柱的长径比Rasp是指导体柱的高度/导体柱的直径(如果直径不一样时为最小直径)。

在本发明的多层印刷配线板中，导体柱的长径比Rasp若小于4，则反复加热/冷却时，电阻变化大，所以不优选，若大于等于20，则反复加热/冷却时，有可能在导体柱上产生裂纹，因此不优选。换言之，导体柱的长径比Rasp若小于4，则由于导体柱不变形而妨碍低弹性模量层的变形，所以不优选，若大于等于20，则导体柱变形过度而疲劳破坏，所以不优选。该长径比Rasp优选为4≤Rasp≤6.5。

在本发明的多层印刷配线板中，优选导体柱的直径超过30μm。这样，能够抑制向所搭载的电子部件供电时的电压降，能够防止电子部件发生误动作。并且，能够将导体柱的电阻抑制得较低。此处，电子部件为小于等于1GHz的IC芯片时，即使将导体柱设定为小于等于30μm，也难以引起电压降，为大于等于3GHz的高速的IC芯片时，电压降变得显著，所以优选导体柱的直径超过30μm。另外，当导体柱的粗细不一样时，优选最细部分的直径超过30μm。理由是，导体柱的导体电阻变小，或者耐疲劳劣化性和耐热循环性提高。并且，导体柱的直径优选大于30μm且小于等于60μm。

在本发明的多层印刷配线板中，所述导体柱可以形成为具有缩颈的形状。这样，与大致笔直形状的导体柱相比，能够进一步抑制反复加热/冷却时的电阻的变化率。这是因为，导体柱以缩颈为中心(起点)，随着低弹性模量层变形。此外，缩颈是指沿轴向观看导体柱时，比上部和下部细的部分。在这样的具有缩颈的形状的导体柱中，优选该导体柱的最粗部分的直径与最细部分的直径之比(最粗部分/最细部分)大于等于2。

在本发明的多层印刷配线板中，所述安装用电极也可以是所述导体柱的顶部，其形成为与所述低弹性模量层的上表面大致同一平面。这样，与独立于导体柱而形成安装用电极的情况相比，能够更简单地制作。

在本发明的多层印刷配线板中，所述低弹性模量层优选在30℃时的杨氏模量为10MPa～1GPa。这样，能够更可靠地缓和由热膨胀系数差引起的应力。并且，该低弹性模量层更优选在30℃时的杨氏模量为10MPa～300MPa，最优选为10MPa～100MPa。并且，所述导体柱优选使用电导性良好的材料形成，优选由例如铜、焊料或包括它们中的任何一个的合金形成。

制造本发明的多层印刷配线板中具有缩颈的形状的导体柱的多层印刷配线板的方法包括如下工序：

(a)在设置于积层上表面的导体图案上，形成顶部由保护层保护、并且粗细大致相同的导体柱，其中，该积层形成于核心基板上；

(b)通过调整浸渍在用于侵蚀该导体柱的蚀刻液中的时间，将导体柱成型为具有缩颈的形状；

(c)去除上述顶部的保护层之后，形成与所述导体柱大致相同高度的低弹性模量层；

(d)在该导体柱的上表面形成安装用电极。

这样，通过调整蚀刻工序(所述工序(b))中的浸渍于蚀刻液中的时间、即蚀刻时间，能够将导体柱成型为具有缩颈的形状。并且，蚀刻时间和导体柱的形状之间的关系，可以根据蚀刻液的种类和导体柱的材质，通过预先进行实验来适当设定。

附图说明

图1是本实施方式的多层印刷配线板的剖面图。

图2是表示本实施方式的多层印刷配线板的制作中途的剖面图。

图3是表示本实施方式的多层印刷配线板的制作中途的剖面图。

图4是表示本实施方式的多层印刷配线板的制作中途的剖面图。

图5是表示本实施方式的多层印刷配线板的制作中途的剖面图。

图6是表示本实施方式的多层印刷配线板的制作中途的剖面图。

图7是表示本实施方式的多层印刷配线板的制作中途的剖面图。

图8是表示本实施方式的多层印刷配线板的制作中途的剖面图。

图9是表示导体柱的形状与电阻之间的变化率的关系的表。

图10是表示导体柱的最小直径与电压下降量之间的关系的表和曲线图。

图11是表示导体柱的长径比与应力比之间的关系的表和曲线图。

图12是现有例的多层印刷配线板的剖面图。

图13是表示导体柱的形状与电阻的变化率之间的关系的表。

具体实施方式

下面，根据附图说明本发明的实施方式。图1是作为本发明的一个实施方式的多层印刷配线板的剖面图。并且，下面会出现表述为“上”和“下”的地方，它们只不过是简单地表示相对的位置关系，例如，可以改为上下，或将上下替换为左右。

如图1所示，本实施方式的多层印刷配线板10包括：核心基板20，其通过通孔导体24将形成于上下两面的配线图案22彼此电连接；积层30，其通过通孔34将隔着树脂绝缘层36在该核心基板20的上下层叠多个的导体图案32、32电连接；低弹性模量层40，其采用低弹性模量材料形成于积层30之上；焊盘(land)(安装用电极)52，其通过焊垫66安装作为电子部件的半导体芯片70；以及导体柱50，其贯通低弹性模量层40，将焊盘52和形成于积层30上面的导体图案32电连接。

核心基板20具有：在由BT(双马来酰亚胺-三嗪)树脂或玻璃环氧树脂等构成的核心基板本体21的上下两面上由铜构成的配线图案22，22、以及在贯通核心基板本体21的上下的通孔的内周面上形成的由铜构成的通孔导体24，两个配线图案22、22通过通孔导体24电连接。

积层30是通过在核心基板20的上下两面交替层叠树脂绝缘层36和导体图案32而得到的，通过贯通树脂绝缘层36上下的通孔34来确保核心基板20的配线图案22与积层30的导体图案32之间的电连接、以及积层30的导体图案32、32彼此的电连接。这样的积层30由众所周知的减成法(subtractive methods)或加成法(additive methods)(包括半加成法和全加成法)形成。具体来讲，例如可以通过以下操作来形成。即，首先，在核心基板20的上下两面贴附成为树脂绝缘层36的树脂片。该树脂片由改性环氧系树脂片、聚苯醚系树脂片、聚酰亚胺系树脂片、氰基酯系树脂片等形成，其厚度大致为20～80μm，常温下的杨氏模量为2～7GPa。可以在该树脂片中分散无机填料。在本实施例中，使用味之素公司制造的热固化性树脂片(商品名：ABF-45SH、杨氏模量：3.0GPa)。然后，通过二氧化碳激光、UV激光、YAG激光、或准分子激光等在所贴附的树脂片上形成通孔。接着，实施无电解镀铜，在无电解镀铜层之上形成保护层，进行曝光/显影，然后在保护层的非形成部实施电解镀铜后，剥离保护层，通过使用硫酸-过氧化氢系的蚀刻液对该保护层所存在的部分的无电解镀铜进行蚀刻，形成配线图案32。并且，通孔内部的导体层成为通孔34。然后，通过反复该步骤，形成积层30。

低弹性模量层40由30℃时的杨氏模量为10～1000MPa(优选为10～300MPa，更优选为10～100MPa)的弹性材料形成。若低弹性模量层40的杨氏模量处于该范围，则即使在焊盘52上产生由于通过焊垫66电连接的半导体芯片70与核心基板20之间的热膨胀系数差而引起的应力，也能够缓和该应力。并且，作为用于低弹性模量层40的弹性材料，例如可以列举出在环氧树脂、酰亚胺系树脂、酚醛树脂、硅酮树脂等热固化性树脂，或聚烯烃系树脂、乙烯系树脂、酰亚胺系树脂等热可塑性树脂中分散了聚丁二烯、硅橡胶、尿烷、SBR、NBR等橡胶系成分或二氧化硅、氧化铝、氧化锆等无机成分的树脂等中具有符合上述的杨氏模量的弹性材料。而且，分散于树脂中的成分可以为1种，也可以为2种或2种以上，也可以分散橡胶成分和无机成分双方。并且，为热固化性树脂时，也可以分散脒基脲等固化剂。在本实施例中，作为低弹性模量层40的弹性材料，使用在分散了固化剂的环氧树脂中分散有60vol％的聚氨酯树脂(urethane resin)。

导体柱50以铜为主成分，形成为沿上下方向贯通低弹性模量层40，与设于焊盘52和积层30上面的导体图案32电连接。该导体柱50形成为具有缩颈的形状，具体来讲就是中间部的直径比上部的直径和下部的直径小的形状。本实施例中，上部的直径为80μm，下部的直径为80μm，中间部的直径为35μm，高度为200μm。因此，该导体柱50的长径比Rasp是指导体柱的高度与最细的中间部的直径之比，为5.7，最粗的上部的直径与最细的中间部的直径之比为2.3。

焊盘52是从低弹性模量层40露出的各导体柱50的顶部。该焊盘52在依次实施了镀镍和镀金之后，通过焊垫66与半导体芯片70的电极部连接。

下面，对本实施方式的多层印刷配线板10的制造例进行说明。核心基板20和积层30的制作步骤是众所周知的，所以此处以制作低弹性模量层40、导体柱50以及焊盘52的步骤为中心进行说明。图2～图7是该步骤的说明图。

首先，准备形成有积层30的核心基板20。图2是在形成于核心基板20上面的积层30的局部剖面图。在该阶段中，最上部的树脂绝缘层36的表面处于被无电解镀铜层304覆盖的状态。即，处于如下的阶段：在形成通孔后的树脂绝缘层36上实施无电解镀铜，在无电解镀铜层304上形成光致抗蚀剂、并进行构图，之后对没有形成光致抗蚀剂的部分实施电解镀铜，从而形成无电解镀铜层304和电解镀铜层，其后，将光致抗蚀剂剥离。因此，导体层中的电解镀铜层被构图，成为构图电镀层302，而无电解镀铜层304保留。并且，无电解镀铜层304的厚度为几μm。然后，在这样的积层30上面贴附干膜306(重叠2片旭化成公司制造的CX-A240，厚度为240μm)，通过二氧化碳激光在规定位置处形成φ120μm的开口308(参照图3)。

然后，对该制作途中的基板，通过从干膜306的开口308的底部开始进行电解镀铜，利用柱状的铜层310填充开口308，进一步在该铜层310上面形成焊料层312(参照图4)。另外，电解镀铜液使用了以下组成的组合物。硫酸2.24mol/L，硫酸铜0.26mol/L，添加剂19.5ml/L(ATOTECHJAPAN公司制造，Cupracid GL)。另外，在下述条件下进行电解镀铜。电流密度为1A/dm²，时间为17小时，温度为22±2℃。

然后，剥离干膜306之后(参照图5)，通过将制作途中的基板浸渍于氨碱蚀刻液(商品名：A-Process，MELTEX公司制造)中，进行蚀刻。通过该蚀刻，由干膜306覆盖的部分、即没有用电解镀铜层302覆盖的部分的无电解镀铜层304被去除，并且，柱状的铜层310的中间部被侵蚀，成为具有缩颈的形状(参照图5)。其结果，电解镀铜层302和无电解镀铜层304中的树脂绝缘层36的上面部分成为导体图案32，通孔部分成为通孔34。此时，焊料层312作为抗蚀层而发挥作用。此处，可以通过蚀刻时间来控制将铜层310的中间部侵蚀到什么程度。例如，若将蚀刻时间设定为10～60秒，则铜层310的最大直径(上部或下部的直径)为60～120μm，中间部的直径为30～60μm。但是，最大直径和中间部的直径可以通过改变开口308的直径来设定为上述尺寸以外的尺寸。

然后，通过将焊料层312浸渍到焊料剥离剂(商品名：EnstripTL-106，MELTEX公司制造)中而去除，之后在该制作中途的基板上层叠树脂片316(500MPa)(参照图6)，该树脂片316是在分散了固化剂的环氧树脂中分散60vol％的聚氨酯树脂而得到的，在150℃下固化60分钟，然后进行研磨，直到导体柱50的表面露出为止(参照图7)。并且，研磨后的树脂片316成为低弹性模量层40。并且，从低弹性模量层40露出的导体柱50的顶部成为焊盘52。最终，导体柱50的高度为200μm。

然后，将该制作中途的基板浸渍于含有将铜表面活性化的钯催化剂的酸性溶液中，之后在由氯化镍30g/L、次磷酸钠10g/L、柠檬酸钠10g/L构成的pH5的无电解镀镍液中浸渍20分钟，从而在焊盘52之上形成厚度为5μm的镀镍层。然后，在93℃的条件下，将该基板在由氰化金钾2g/L、氯化铵75g/L、柠檬酸钠50g/L、次磷酸钠10g/L构成的无电解镀金液中浸渍23秒，以在镀镍层之上形成厚度为0.03μm的镀金层。然后，使用掩模图案印刷焊料膏，通过在200℃下进行回流焊(reflow)，在焊盘52上形成焊垫66，从而制造成多层印刷配线板10(参照图8和图1)。

根据上述的本实施方式的多层印刷配线板10，由于导体柱50的长径比Rasp适中，即使产生由核心基板20与半导体芯片70之间的热膨胀系数差所引起的应力，也能够可靠地缓和该应力，所以能够防止由于热膨胀/热收缩导致的与半导体芯片70的连接破坏、半导体芯片70的绝缘层的破坏，能够减小反复加热/冷却时的电阻的变化率，从而能够稳定地向半导体芯片70供电。并且，由于导体柱50的最细部分的直径超过30μm，所以能够抑制向半导体芯片70供电时的电压降，进而能够防止半导体芯片70发生误动作。尤其是在搭载了大于等于3GHz的IC芯片70时，其效果显著。而且，导体柱50形成为具有缩颈的形状，并且最粗部分的直径与最细部分的直径之比(最粗部分/最细部分)为大于等于2，因此，与大致笔直形状的导体柱相比，能够更加抑制反复加热/冷却时的电阻的变化率。这是因为低弹性模量层40和导体柱50一起变形。对于这些效果，如后述的实施例中的说明那样，已得到证实。而且，由于将与低弹性模量层40的上面形成为同一平面的导体柱50的顶部用作焊盘52，所以与独立于导体柱50而形成焊盘的情况相比，能够进行简单地制作。而且，低弹性模量层40在30℃下的杨氏模量为10MPa～1GPa，所以能够更加可靠地缓和热膨胀系数差引起的应力。

并且，本发明不限于上述实施方式，只要属于本发明的技术范围，可以以各种方式实施。

例如，在上述实施方式中，导体柱50的形状为具有缩颈的形状，但也可以是大致笔直的柱状。这样，在将导体柱50设为大致笔直的柱状时，例如，只要通过狭缝喷嘴等将蚀刻液直线地喷雾喷射，进行蚀刻即可。该情况下，只要导体柱50的长径比Rasp为4≤Rasp＜20，就能与上述的实施方式同样地防止由于热膨胀/热收缩引起的与半导体芯片70的连接破坏、并且防止半导体芯片70的误动作。此时，优选导体柱50的横截面的直径超过30μm，因为这样可减少电压下降量。但是，若超过80μm，则导体柱50有可能妨碍到低弹性模量层40的变形，所以优选大于30μm且小于等于80μm。并且，对此，如后述的实施例中的说明那样，已得到证实。

并且，也可以在上述的实施方式的低弹性模量层40上形成阻焊层。该情况下，在阻焊层上设置开口，使得焊盘52露出到外部。并且，可以通过通常方法形成此种阻焊层。

而且，在上述的实施方式中，在积层30之上仅形成一层具有导体柱50的低弹性模量层40，但也可以层叠多层。

另外，在上述的实施方式中，将焊盘52设为导体柱50的顶部即导体柱50的一部分，但也可以使焊盘52和导体柱50相互独立。

实验例

下面，对用于证实本实施方式的多层印刷配线板10的效果的实验例进行说明。首先，对导体柱的长径比Rasp与反复加热/冷却之后的电阻的变化率之间的关系进行说明。此处，根据上述的实施方式，制作了具有图9的表所示的实验例1～12的导体柱的多层印刷配线板。具体来讲，在各实施例中，结合导体柱的最大直径设定开口308的孔径，开口308是使用二氧化碳激光在图3的干膜306(厚度240μm)上形成的，并结合导体柱的最小直径设定图5的铜层310的蚀刻时间。并且，最小直径和最大直径相同的是大致笔直的柱状的导体柱，最小直径和最大直径不同的是具有缩颈的形状的导体柱。并且，笔直形状的导体柱使用了狭缝喷嘴进行喷雾蚀刻。在这样制作的各实施例的多层印刷配线板上安装IC芯片，其后，在IC芯片和多层印刷配线板之间填充密封树脂，以形成IC搭载基板。然后，测定隔着IC芯片的特定电路的电阻(在与IC搭载基板的IC芯片搭载面相反侧的面上露出，并与IC芯片导通的一对电极间的电阻)，将该值设定为初始值。然后，在这些IC搭载基板上进行热循环试验，该热循环试验以-55℃×5分钟、125℃×5分钟为1循环，反复1500循环。在该热循环试验中，测定第500次循环、第750次循环、第1000次循环、第1500次循环的电阻，求得与初始值的变化率(100×(测定值一初始值)/初始值(％))。将其结果示于图9的表中。在该表中，电阻的变化率在±5％以内为“良好”(○)，±5～10％为“一般”(△)，超过±10％为“差”(×)。并且，将目标规格设定为第1000次循环的变化率在±10％以内(即，评价中的“一般”或“良好”)。由该表可知，长径比Rasp大于等于4时，至少到第1000次循环的评价为“良好”，相对于此，长径比Rasp小于等于3.3时，评价几乎都是“差”。并且，长径比Rasp为20时，导体柱上产生裂纹，导致断线。并且，在导体柱的长径比Rasp相同的情况下，具有缩颈的形状要比大致笔直状优异。

接着，对导体柱的最小直径与电压降之间的关系进行说明。此处，根据上述的实施方式，制作了图10的表所示的实验例13～18的多层印刷配线板。具体地讲，在各实验例中，结合导体柱的最大直径设定开口308的孔径，开口308是使用二氧化碳激光在图3的干膜306(厚度240μm)上形成的，并结合导体柱的最小直径设定图5的铜层310的蚀刻时间。在这样制作的各实施例的多层印刷配线板上安装以3.1GHz的高速驱动的IC芯片，供给恒定量的电源，测定该IC芯片起动时的电压降量。即，由于不能直接测定IC芯片的电压，所以在多层印刷配线板上形成能够测定IC芯片的电压的电路，使用该电路测定电压降量。图10的表和曲线图示出其结果。并且，若IC芯片的晶体管导通，则该晶体管的电压随着时间的经过而多次下降，测定其中的第一次的电压降量。并且，图10的表中的电压降量为将电源电压设为1.0V、5次起动IC芯片时的电压降量的平均值。另一方面，对于图10的表中的导体柱的最小直径，是在截面研磨后进行测定，对于有无IC芯片的误动作，反复同时开关100次，确认在此期间是否发生了误动作。由图10的曲线图可知，在导体柱的最小直径超过30μm的附近，电压降量显著变小。并且，在实验例13(参照图10的表)的多层印刷配线板上安装1GHz的IC芯片，并以同样的操作来确认是否有发生误动作，其结果为没有发生误动作。并且，若导体柱的最小直径超过80μm，则长径比Rasp需要大于等于4，所以导体柱变高，配线长度变长，所以优选最小直径为大于30μm且小于等于80μm。

下面，对导体柱的长径比与施加于IC芯片的绝缘层的应力之间的关系进行说明。在将IC芯片、低弹性模量层、焊垫、导体柱、核心基板等各种构成材料的热膨胀系数和弹性模量、泊松比设定为恒定的状态下，改变导体柱的长径比Rasp，进行三维带条仿真(3D strip simulation)，计算各种长径比Rasp的导体柱的施加于IC芯片的绝缘层上的应力与导体柱的长径比Rasp为1时的施加于IC芯片的绝缘层上的应力之比(简称为应力比)。图11的表和曲线图示出其结果。由该表和曲线图可知，应力比以长径比Rasp是4为边界变化大。即，应力比在长径比Rasp大于等于4时较小，相对于此，在小于4时增大。

下面对进一步的实验例进行说明。首先，对导体柱的长径比Rasp与反复加热/冷却后的电阻的变化率之间的关系进行说明。此处，根据上述的实施方式，制作了图13的表所示的具有实验例19～73的导体柱的多层印刷配线板。具体地讲，在各实验例中，结合导体柱的最大直径设定开口308的孔径，开口308是使用二氧化碳激光形成于根据导体柱的高度进行各种厚度变更的干膜306(参照图3，例如可以利用膜片的数量来调整厚度)上的，并结合导体柱的最小直径设定图5的铜层310的蚀刻时间。并且，最小直径和最大直径相同的是大致笔直的柱状的导体柱，最小直径和最大直径不同的是具有缩颈的形状的导体柱。并且，笔直形状的导体柱使用狭缝喷嘴进行喷雾蚀刻。在这样制作的各实施例的多层印刷配线板上安装IC芯片，其后，在IC芯片与多层印刷配线板之间填充密封树脂，以形成IC搭载基板。然后，进行与上述的实施例1～18相同的热循环实验。但是，还对第1750次循环、第2000次循环、第2500次循环测定电阻，进行评价。图13的表示出其结果。该表中的○、△、×的意思与图9相同。

由图13的结果可知，若长径比Rasp大于等于4且小于20，则至少到第1000次循环的评价为“一般”(△)或“良好”(○)。相对于此，长径比Rasp小于4或大于等于20时，在第1000次循环中为“差”(×)。可以预料到这是因为：长径比Rasp若小于4，则即使低弹性模量层要变形，导体柱也会妨碍其变形，若大于20，则导体柱变形过度，导致疲劳劣化。并且，尤其在长径比Rasp大于等于4且小于等于6.5时，在较长的循环数中也得到了良好的结果。并且，在长径比Rasp大于等于4且小于20的情况下，若比较导体柱的形状，则具有缩颈的形状的导体柱至少到第1500次循环的评价为“一般”或“良好”，相对于此，笔直形状的导体柱至少到第1000次循环的评价为“一般”或“良好”，在第1500次循环中的评价为“差”或“一般”。可以预料到这是因为：具有缩颈的形状的导体柱以缩颈部为中心，更容易与低弹性模量层一起变形。另一方面，对于导体柱的最小直径，在大于30μm且小于等于60μm时，得到了理想的结果。可以预料到这是因为：在小于等于30μm时，由于直径细，反复的变形导致疲劳劣化，若超过60μm，则导体柱难以变形。并且，若比较导体柱的最大直径/最小直径之比为大于等于2的实验例22～24、35～37和小于2的实验例25～27、38～34，则前者的长期可靠性高。可以预料到这是因为：由于最大直径/最小直径之比大，所以导体柱更容易适当变形。

并且，替代低弹性模量层，采用形成积层所使用的树脂绝缘层(味之素公司制造、产品名：ABF-45SH、杨氏模量：3.0GPa)，制作与实验例22相同的导体柱，进行与上述的各实验例相同的评价实验，其结果，在第500次循环中就已经成为“差”(×)。可以预料到这是因为：由于使用了弹性模量高的树脂绝缘层来替代低弹性模量层，所以不能缓和应力。

产业上的可利用性

本发明的多层印刷配线板是用于搭载IC芯片等的半导体元件的多层印刷配线板，可用于例如电气相关产业或通信相关产业等。

Claims (9)

1.一种多层印刷配线板，包括：

核心基板；

积层，其形成于该核心基板上，并在上表面设置有导体图案；

低弹性模量层，其形成于该积层上；

安装用电极，其设置在该低弹性模量层的上表面，通过连接部与电子部件连接；以及

导体柱，其贯通所述低弹性模量层，将所述安装用电极和所述导体图案电连接，

所述导体柱的长径比Rasp为4≤Rasp＜20。

2.根据权利要求1所述的多层印刷配线板，所述导体柱的长径比Rasp为4≤Rasp≤6.5。

3.根据权利要求1或2所述的多层印刷配线板，所述导体柱的直径大于30μm。

4.根据权利要求3所述的多层印刷配线板，所述导体柱的直径大于30μm且小于等于60μm。

5.根据权利要求1～4的任意一项所述的多层印刷配线板，所述导体柱形成为具有缩颈的形状。

6.根据权利要求5所述的多层印刷配线板，所述导体柱的最粗部分的直径与最细部分的直径之比大于等于2。

7.根据权利要求1～6的任意一项所述的多层印刷配线板，所述安装用电极是所述导体柱的顶部，其形成为与所述低弹性模量层的上表面为大致同一平面。

8.根据权利要求1～7的任意一项所述的多层印刷配线板，所述低弹性模量层在30℃时的杨氏模量为10MPa～1GPa。

9.一种多层印刷配线板的制造方法，包括如下工序：

(a)在设置于积层上表面的导体图案上，形成顶部由保护层保护、并且粗细大致相同的导体柱，其中，该积层形成于核心基板上；

(b)通过调整浸渍在用于侵蚀该导体柱的蚀刻液中的时间，将导体柱成型为具有缩颈的形状；

(c)去除上述顶部的保护层之后，形成与所述导体柱大致相同高度的低弹性模量层；

(d)在该导体柱的上表面形成安装用电极。

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