CN1877798A - 基于mosfet工艺的硅基单电子器件结构及其制备方法 - Google Patents
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Abstract
硅基单电子器件结构的制备方法，以(100)晶向的表层硅SOI为衬底；低压化学气相沉积LPCVD在表层硅上依次淀积氮化硅、多晶硅、氮化硅，并对作为顶栅材料的多晶硅层进行磷离子注入掺杂；以电子束光刻EBL显影，感应耦合等离子体刻蚀将在氮化硅上图形转移到多晶硅层；用各向异性腐蚀液腐蚀形成硅的点接触的结构；以光学光刻开源漏注入窗口，注入窗口与顶栅略有重叠，经磷离子注入并热退火RTA；以等离子体化学气相沉积PECVD法在注入窗口沉积二氧化硅绝缘层；以光学光刻注入窗口上光刻接触窗口，以氢氟酸腐蚀去掉接触窗口中的二氧化硅；以光学光刻电极窗口并制备铝电极。
Description
技术领域
本发明涉及硅基场效应晶体管的制备。具体而言，涉及一种硅基单电子器件的结构设计和制备方法。
背景技术
硅基场效应晶体管MOSFETMOS(金属(Metal)-氧化物(Oxide)-半导体(Semiconductor)，即以金属层(M)的栅极隔着氧化层(O)利用电场的效应来控制半导体(S)的FET(FieldEffectTransistor场效应晶体管)。结构上包括漏(Drain)和源(Source)结构。漏源之间的电流通过一个沟道(Channel)上的栅(Gate)来控制。栅极并不是金属做的，而是用多晶硅(Poly-Si)来做栅极，作为功率MOSFET来说，有两项参数是最重要的。一个是Rds(on)，即通态时的漏源电阻。另一个是Qg，即栅极电荷，实际即栅极电容。
随着大规模集成电路尺寸的不断减小，降低电路功耗是目前面临的一个重点问题。而伴随器件尺寸减小到亚微米量级，许多新的问题出现了，尤其是短沟道效应变的凸为明显。相应地，是亚阈值情况下源极和漏极之间电流的增加以及功耗的增大。单电子器件是一种基于量子效应和库仑阻塞效应通过操作少数电子输运实现传统MOSFET器件功能的新型器件。由于单电子器件具有低功耗和高集成度，将在未来超大规模集成电路中得到广泛的应用。
单电子器件的基本结构是量子点结构，即输运沟道是由量子点及连接量子点与源漏的势垒层组成。当势垒层的电阻足够大(大于26kΩ)，而量子点的电容又足够小以致其单电子荷电能大于热激发能量时，则会产生库仑阻塞效应。简单的说，库仑阻塞指电子不能够在源漏间输运直到改变偏压使电荷的能量大于量子点的荷电能。在一定源漏偏压下，改变栅压可以控制电荷一个个顺序隧穿通过量子点荷势垒，故而单电子器件又是一种控制少数电子输运的新型器件。
单电子器件尽管已经取得了很大的发展，但依然面临着很多的难题。在制备方面，一般采用“top-down”的方法，即利用现代微电子加工技术，例如电子束曝光(EBL)和刻蚀技术，从最上层材料开始加工直至加工出量子点结构。然而受加工工艺技术的限制，量子点的精确尺寸和位置依然难以控制，器件加工工艺的稳定性也依然不够。在应用方面，如何将单电子器件的工作温度提高，以及利用单电子器件实现复杂的逻辑功能，以便应用于大规模集成电路则是目前面临的问题。应用方面的问题规根到底还是要求在器件工艺水平上的进一步提高。
发明内容
本发明的目的是提供一种新型硅基单电子器件的结构，这种结构能控制量子点的尺寸和位置，同时控制栅极对量子点的调节能力。实现这种结构所需工艺上比传统硅基单电子器件的制作更加简单且易于实现。该结构单电子器件在室温测量时观测到了明显的库仑阻塞效应和库仑振荡效应。
单电子器件的基本结构是量子点结构，结构上包括漏极(Drain)和源极(Source)。漏源之间的电流通过一个沟道(Channel)上方的顶栅(Gate)来控制。输运沟道是由量子点及连接量子点与源漏的势垒层组成。在一定源漏偏压下，改变栅压可以控制电荷一个个顺序隧穿通过量子点荷势垒，故而单电子器件又是一种控制少数电子输运的新型器件。
本发明提供一种硅基单电子器件新型结构的制备工艺和方法。本发明基于传统MOSFET工艺技术，利用纳米结构中硅氧化速率的结构依赖性以及的各向异性湿法腐蚀液(如四甲基氢氧化氨)的湿法腐蚀作用，实现顶栅仅位于输运通道中量子点上方的新结构，同时实现了硅量子点大小位置可控，栅压对量子点调节能力可控。其结构特征是顶栅与输运通道上方的交叠部分位于且仅位于所形成的量子点的上方。其功能特征是通过控制氧化时间可以实现栅极对量子点调节能力的可控。
一种新型硅基单电子器件结构的制备方法，其特征包括：以(100)晶向的SOI(Silicon on Insulator)为衬底；采用热氧化和缓冲氢氟酸(BHF)对SOI表层硅处理以获得需要的表层硅厚度；低压化学气相沉积(LPCVD)在表层硅上依次淀积氮化硅、多晶硅、氮化硅，并对多晶硅层进行磷离子注入掺杂作为顶栅材料；电子束光刻(EBL)和干法刻蚀结合将图形转移到多晶硅上，其中干法刻蚀可以采用等离子体刻蚀(ICP)的方法；热氧化和湿法腐蚀将源漏与量子点连接处上方的多晶硅去掉；等离子体刻蚀将图形转移到表层硅上；用各向异性腐蚀液腐蚀表层硅形成点接触(point-contact)的结构，轻微氧化处理后量子点的尺寸得到进一步的减小；光学光刻开源漏注入窗口，窗口可以与顶栅图形略有重叠，磷离子注入并退火；化学气象沉积的方法淀积二氧化硅绝缘层；光学光刻接触窗口，腐蚀去掉二氧化硅；光学光刻开电极窗口，剥离方法制作铝电极。在器件版图设计中，源极，漏极，沟道和量子点均在同一层版图上，仅需一次电子束曝光和显影。本发明器件图形设计中，源漏区域边缘的方向沿(110)晶向，而沟道的方向沿(100)晶向；量子点图形是边缘是(110)晶向的正方形。源漏区域与量子点区域连接处上方狭窄的多晶硅部分是通过氧化工艺和湿法腐蚀去掉。
本发明技术方案的优点是基于SOI衬底利用氧化与腐蚀技术相结合实现硅基单电子器件中量子点尺寸和位置的有效控制。通过软件设计不同尺寸的量子点，利用各向异性腐蚀和氧化可以得到几个纳米尺寸的量子点，可以在室温下得到明显的库仑阻塞效应，库仑振荡效应和负微分电导效应；通过对量子点氧化时间的控制，可以很好的控制栅极对量子点的调节能力。这些特点特别有利于今后将单电子器件运用于大规模集成电路中。
提供本发明的概述和目的是为了能够揭示其本质。通过参考本发明下列优选实施方案，结合附图，可以更充分地理解本发明。
附图说明
图1新型单电子器件电子束刻蚀版图设计举例
图2电子束刻蚀显影后的扫描电子显微镜(SEM)观察照片
图3多晶硅顶栅通过氧化或者腐蚀后在连接处断开的示意图
图4各向异性腐蚀液腐蚀后形成的硅量子点示意图
图5各向异性腐蚀后的扫描电子显微镜(SEM)观察照片
图6室温下基于新结构的单电子器件的电学特性测量曲线。
具体实施方式
下面结合附图对本发明的优选实施方式进行具体说明。从对本发明的优选实施方式的更具体描述中，参考附图，本发明的前述和其它目的、特征和优势将很明显，在不同的图中相同的标号表示相同的部分。附图不一定是按比例的，相反其重点在解释本发明的原理上。在附图中，为了清楚起见，放大了各层和区域的尺寸和和厚度。
1.预淀积多晶硅顶栅并使顶栅仅位于量子点上方
仅覆盖量子点的顶栅的制备，根据实现源漏与量子点连接处上方多晶硅断开的工艺方法的不同，具体有两种实施方案。两种方案对衬底的预处理是相同的，即表层硅减薄，淀积栅极绝缘介质(氮化硅或二氧化硅)，淀积多晶硅，对多晶硅掺杂，最后淀积薄层氮化硅作为掩膜层。
第一种涉及湿法腐蚀的工艺如下，具体包括：电子束光刻，显影将设计图形转移导电子束抗蚀剂上；干法刻蚀去除表面的氮化硅和多晶硅，器件图形转移导多晶硅上；湿法各向异性腐蚀，虽然多晶硅腐蚀过程中对晶向具有一定的依赖，但通过控制腐蚀时间可以在保留多晶硅顶栅结构的前提下去除点接触的多晶硅。同样，用SC1(NH4OH/H2O2/H2O)各向同性湿法腐蚀方法也可以去除结构连接之处的多晶硅，如图1所示，由于点接触的部分很窄，控制腐蚀时间可以使此处多晶硅先腐蚀干净。
该方案包括：
低压化学气相沉积一定厚度的多晶硅作为顶栅材料，注入掺杂的离子是磷离子并且是重掺杂，根据多晶硅厚度选择注入能量。本例中多晶硅厚度是200nm，注入能量为45kev。
在所述的电子束光刻中，所用的是负性电子束抗蚀剂。本例中采用SAL601负性电子束抗蚀剂，曝光剂量从8-12μC/cm2，显影时间是2分45秒。显影结果如图2所示。
在所述的干法刻蚀中，采用了ICP反应离子刻蚀，以CHF3/O2为反应气体，气体流量为100/10SCCM，功率为50W，刻蚀时间2分钟，刻蚀结果是将图形转移到多晶硅层。
在所述的各向异性湿法腐蚀中，对于不同浓度的腐蚀液在不同温度下要调整其腐蚀时间，例如腐蚀液浓度为25％的四甲基氢氧化氨，在70C温度下反应时间定为30秒。
另一种方案包括，在反应离子刻蚀去除电子束抗蚀剂未覆盖的多晶硅后，利用热氧化的作用将源漏与量子点连接处上方多晶硅断开。由于连接处的氧化速率相对较大，经过反复几次热氧化和氢氟酸湿法腐蚀后可以实现连接处多晶硅的去除。
2.输运沟道中量子点的形成及尺寸大小控制
在顶栅制作工作完成后，参照示意图3，利用反应离子刻蚀去掉作为栅介质的氮化硅层将图形转移到表层硅上，然后利用各向异性腐蚀液腐蚀硅时的各向异性特性，使表层硅在输运沟道中形成量子点，如图4，根据图形设计在顶栅的下方自对准形成量子点。然后用氧化的方法将量子点的尺寸近一步减小。
在所述的各向异性湿法腐蚀中，我们选择浓度为25％的四甲基氢氧化氨，反应温度为70C，时间1分钟。由于硅在向异性湿法腐蚀液中，反应速度强烈依赖于硅的晶向，其中(111)晶向的硅基本不发生反应，如图5。利用这种特性设计相应的图形，则可实现顶栅下的量子点结构。
根据试验表明，利用上述的技术方案能得的单电子器件中顶栅下的量子点尺寸不到10nm。图6是室温下所测得的电学特性，其中具有明显的库仑阻塞效应，负微分电导效应及库仑振荡效应。
Claims (10)
1、一种硅基单电子器件结构的制备方法，其特征是：以(100)晶向的表层硅SOI为衬底；低压化学气相沉积LPCVD在表层硅上依次淀积氮化硅、多晶硅、氮化硅，并对作为顶栅材料的多晶硅层进行磷离子注入掺杂；以电子束光刻EBL显影，感应耦合等离子体刻蚀将在氮化硅上图形转移到多晶硅层；以热氧化和湿法腐蚀将源漏区域与量子点连接处上方的多晶硅去除；以感应耦合等离子体刻蚀将图形进一步转移到表层硅；用各向异性腐蚀液腐蚀形成硅的点接触的结构；以光学光刻开源漏注入窗口，注入窗口与顶栅略有重叠，经磷离子注入并热退火RTA；以等离子体化学气相沉积PECVD法在注入窗口沉积二氧化硅绝缘层；以光学光刻注入窗口上光刻接触窗口，以氢氟酸腐蚀去掉接触窗口中的二氧化硅；以光学光刻电极窗口并制备铝电极。
2、根据权利要求1所述的硅基单电子器件结构的制备方法，其特征是在所述的电子束光刻时，所用的是负性电子束抗蚀剂，曝光剂量从8-12μC/cm2。
3、根据权利要求1所述硅基单电子器件结构的制备方法，其特征是对SOI表层硅处理以获得需要的表层硅厚度，表层硅处理例如采用热氧化和缓冲氢氟酸BHF腐蚀相结合的方法。
4、由权利要求1的硅基单电子器件结构的制备方法，其特征是感应耦合等离子体ICP刻蚀，以CHF3/O2为反应气体，气体流量为100/10SCCM，功率为50W，刻蚀时间2分钟，刻蚀结果是将图形转移到多晶硅层。
5、由权利要求1的硅基单电子器件结构的制备方法，其特征是作为顶栅的多晶硅材料是预先淀积在氮化硅上，在制作源漏区域及沟道之前淀积并掺杂的；输运沟道中量子点的形成及尺寸大小控制的方法是：反应离子刻蚀去掉作为栅介质的氮化硅层将图形转移到表层硅上，然后利用各向异性腐蚀液腐蚀硅时的各向异性特性，使表层硅在输运沟道中形成量子点，然后用氧化的方法将量子点的尺寸减小。在所述的各向异性湿法腐蚀中，我们选择浓度为25％的四甲基氢氧化氨，反应温度为70C，时间1分钟。
6、由权利要求1的硅基单电子器件结构的制备方法，其特征是器件版图设计中，源极，漏极，沟道和量子点均在同一层版图上，仅需一次电子束曝光和显影。
7、由权利要求1的硅基单电子器件结构的制备方法，其特征是器件图形设计中，源漏区域边缘的方向沿(100)，而沟道的方向沿(110)。
8、由权利要求1的硅基单电子器件结构的制备方法，其特征是量子点图形的设计是正方形，且边缘是(100)方向。
9、由权利要求5的硅基单电子器件结构的制备方法，其特征是源漏区域与量子点区域连接处上方狭窄的多晶硅部分是通过氧化工艺和湿法腐蚀去掉。
10、单电子器件的基本结构是量子点结构，结构上包括漏极和源极，漏源之间的电流通过沟道上方的顶栅来控制，输运沟道是由量子点及连接量子点与源漏的势垒层组成，实现了顶栅与沟道的交叠部分位于且仅位于所设计的量子点的上方。
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| C20 | Patent right or utility model deemed to be abandoned or is abandoned |