CN1869963A - 具有平行加速模式的串行外围接口存储元件 - Google Patents

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Abstract

本发明提供一种串行外围闪存组件，其使用多个虚拟输入/输出端，为较低串行时钟的组件提供一个并行模式的选择。在并行模式下，数据通过多个虚拟输入/输出端传输，以允许同时传输多个位，进而改进较低串行时钟的数据传输率。

Description

具有平行加速模式的串行外围接口存储元件
技术领域
本发明关于一种非易失性内存组件，利用串行外围接口(SPI)作串行式数据传输。
现有技术
以往串行外围接口(SPI)是用于促进两组件间的串行数据交换，其两组件是指主组件及从组件。串行式交换数据涉及主从组件间一次一位的传输数据，且通常用于计算机系统，供中央处理单元(CPU)及许多外围组件间的数据传输。在此情况，CPU作为主组件，而外围组件作为从组件。逐位的数据传输被主组件的串行时钟所限制，使得若串行时钟低，则将会非常缓慢地传输大量数据。
传输数据的另一种手段，是通过一个并行接口。并行的数据交换涉及同时在多个传输路径传输多个位。并行传输具有在一段既定时间内允许较多位传输的优势，且因此具有较快的传输速率。然而，组件间的并行传输具有较复杂的连结方式的缺点，且通常需要短传输路径，以最小化传输路径间的干扰。
非易失性内存组件(包含闪存组件)传统上是利用一个并行接口传输数据。然而，近年来已在闪存设计中，使用串行外围接口。使用串行外围接口的闪存组件较不复杂，且可应用于较小规模，其仅需要一个输入端、一个输出端、一个时钟输入端、一个芯片选择端、一个应用电压，以用来程序化并读取数据。
图1是常规串行外围接口闪存组件100的图式。闪存组件100是一个16脚小型封装(SOP)芯片，但其可以其它较多或较少引脚的型态提供。组件100包含一个保留信号端102、一个输入电压端104、一个额外电压端106、及一个接地端108。组件100的串行外围接口端包含一个芯片选择输入端110、一个输出端112、一个时钟信号输入端114、以及一个输入端116。剩余的各端为虚拟端118，不论内存组件100的大小，都不与任何内部存储器部分连接。
图2是示出常规串行外围接口闪存组件100的操作的方框图。组件100包含控制逻辑202，其连结以在输入端110接收芯片选择信号CS，以及在输入端114接收串行时钟信号SCLK。数据是通过输入端116的一串行输入SI输入到一输入/输出位移缓存器204，并加载一数据缓冲器206，以在写入内存数组208前，暂存于其处。由地址缓存器210所提供的一个写入地址，对应于内存数组208中的一个实体位置。内存数组208的写入地址的位置由一X译码器212及一Y译码器214来译码。状态缓存器216提供串行外围接口闪存组件200的目前状态的表示。通过串行输入SI的数据输入，包含提供给控制逻辑202的一个操作指令。控制逻辑202解译此指令以决定是否应运作一个读取、抹除、或程序化操作作为响应。若控制逻辑202决定此操作需要一个高电压(例如给一个写入操作)，则传送一个信号至高电压产生器218，以初始化此高电压操作。若此操作是一个数据读取操作，无须高电压，则Y译码器214及X译码器212决定欲从内存数组208中读出的数据的位置。在运行读取操作时，从内存数组208读出的数据会输出至数据缓冲器206。此数据接着从数据缓冲器206传输至输入/输出位移缓存器204，该输入/输出缓存器204通过输出端112，以串行时钟信号SCLK每一周期一位的速率输出数据。不管此操作的类型，数据将会以串行时钟信号SCLK每一周期一位的速率进行输入或输出。
图3显示与一个常规串行外围接口闪存组件(例如组件100)的写入操作相关联的一组时钟波形300。针对N个字节的程序化，位是通过串行输入(SI)端116输入。位是以串行时钟信号SCLK每一周期一位的速率传输至数据缓冲器206。输入位储存在数据缓冲器206，直到芯片选择信号CS上升。在芯片选择信号CS上升后，储存于数据缓冲器206的数据会传输至内存数组208中。写入时间与串行时钟信号SCLK同步。若串行闪存组件具有低时钟信号，则此组件将会具有低写入效能。串行闪存组件可具有一快时钟信号(例如在25-50MHz之间)。然而，许多使用者可能具有较低时钟信号(例如1-5MHz之间)的老旧或便宜的系统。
发明内容
本发明提供一种操作串行外围接口闪存组件的方法，其包含对第一引脚运行一并行模式指令，此第一引脚操作性耦接其内存组件的一个输入/输出接口，导致此组件以并行数据传输模式操作；对此内存组件的第二引脚施加一芯片选择信号，以致能响应其并行模式指令的操作；对此内存组件的第三引脚施加一串行时钟信号；对此第一引脚施加一读取指令及一写入指令之一；以及以对应此串行时钟信号的频率，并行传输数据到第四引脚及其它引脚，该第四引脚及其它引脚操作性耦接输入/输出接口，其中当此组件以串行模式操作时，数据仅以其频率传输到其第四引脚。
本发明还提供一种半导体内存组件，其包含一个输入/输出接口；一个串行数据传输输入端，操作性耦接其输入/输出接口，以供接收一并行模式指令；一个时钟信号输入端，供接收一串行时钟信号；一串行数据传输端，操作性耦接其输入/输出接口，作为一串行模式的一个单独数据传输引脚，以其串行时钟信号所决定的一个频率，串行式传输数据；一个芯片选择输入端，供接收芯片选择信号，以致能响应其并行模式指令激活操作；多个虚拟输入/输出端，操作性并行连接其输入/输出接口，以其并行模式传输数据，以其串行时钟信号所决定的频率，与串行数据端的数据并行传输数据。
本发明更提供一种串行外围接口闪存集成电路组件，其包含一个串行数据传输输入端，供接收数据或指令输入；一个时钟信号输入端，供接收串行时钟信号；一个串行数据传输端，作为串行模式的一个单独数据传输引脚，以其串行时钟信号所决定的一个频率，串行式传输数据；一个芯片选择输入端，供接收芯片选择信号；至少一个电压输入端，供接收外加电压；一个接地端，使其组件正确接地；以及多个虚拟输入/输出端，以并行模式传输数据，以其串行时钟信号所决定的该频率，与串行数据传输端的数据并行传输数据。
本发明的其它特征及优点一部份将会在以下描述中提出，而一部份可从此描述轻易推及，或可从本发明的实施例中得知。本发明的特征及优点将会在以下权利要求中所具体提出的组件及其结合方式实现。
需要知道的是，上述一般描述及以下的详细描述均作为范例及用于解释，并不限制所申请的本发明。
包含于说明书中的附图部分描述本发明的一个实施例，与其描述共同解释本发明的原理。
附图说明
图1是常规串行外围接口闪存组件的图式；
图2是显示图1中所显示的常规串行外围接口闪存组件的操作的方框图；
图3显示与图1中所显示的常规串行闪存组件的写入操作相关联的一组时序波形；
图4是本发明一实施例的一个串行闪存组件的图式；
图5是显示图4中所显示的串行闪存组件的操作的方框图；
图6A及6B是本发明传输数据进出一个串行闪存组件的方法的流程图；
图7示出与本发明的一个串行闪存组件的写入操作相关联的一组时序波形。
具体实施方式
本发明的各实施例的参考详述如下，伴随图式描述其中的一个范例。在图式中相同附图标记在可能的情况下指的是相同或类似的组件。
本发明的各实施例提供一种串行外围接口闪存组件，其包含一加速并行模式，以在较低时钟的系统上提供较高的效能。图4是本发明一实施例的一个串行外围接口闪存组件400的图式。串行闪存组件400是一个16脚小型封装(SOP)芯片，但也可以其它更多或更少端点(引脚)的型态实施。组件400包含一个保留信号端402、一个输入电压端404、一个额外电压端406、及一个接地端408。组件400的串行外围接口端包含一个芯片选择(CS)输入端410、一个串行输出(SO)端412、一个串行时钟信号(SCLK)输入端414、以及一个串行输入(SI)端416。串行外围接口闪存组件400更包含多个虚拟端418，其操作性连接串行外围接口闪存组件400的一个输入/输出位移缓存器，且可用来并行传输数据。虚拟端420不操作连接(NC)串行外围接口闪存组件400的任何功能单元。虚拟输入/输出端418及输出端412共同包含串行外围接口闪存组件400的并行输入/输出端(PO0-PO7)。
图5是描述本发明一个实施例的串行外围接口闪存组件400的功能单元的方框图。控制逻辑502操作性连接以在CS输入端410接收一个芯片选择信号，以及在SCLK输入端414接收一个串行时钟信号SCLK。当组件以串行模式操作时，数据及指令可通过串行输入(SI)端416输入，且数据可通过串行输出(SO)端412输出。当串行外围接口闪存组件400以并行模式操作时，数据也可通过虚拟输入/输出端418及串行输出端412进行输入或输出。
数据输入到输入/输出位移缓存器504，并自其处输出，输入/输出位移缓存器504操作性连接数据缓冲器506，供暂时存放打算从内存数组508读取或写入的数据。对应于内存数组508的一实体位置的一个写入地址可通过一个地址缓存器510提供。内存数组508的写入地址的位置由X译码器512及Y译码器514进行译码。状态缓存器516提供串行外围接口闪存组件400目前状态的表示。
通过串行输入端416输入可包含从位移暂器504转移到控制逻辑502的一个操作指令。接收后，控制逻辑502解译此指令，以决定是否应运行一读取、擦除、或写入操作。而且，所接收的指令可表示一读取或写入操作将会以串行模式或并行模式操作。
如果控制逻辑502决定此操作需要一个高电压(例如给一写入操作)，则会传送一信号给高电压产生器518，提供高电压操作。在以串行模式运行写入操作时，数据通过串行输入端416输入至输入/输出位移缓存器504，且加载数据缓冲器506，以在写入内存数组508前，先暂存于其处。数据的写入地址通过地址缓存器510提供。所提供的写入地址对应至内存数组508的实体位置。内存数组508中写入地址的实体位置，由X译码器512及Y译码器514进行译码。接着数据会写入内存数组508的写入地址。在串行模式中，数据通过串行输入端416，以串行时钟信号SCLK每一周期一位的速率进行输入。
如果写入操作以并行模式运行，则数据通过输入/输出端PO0-PO7输入，其输入/输出端包含虚拟输入/输出端418及串行输出端412，以串行时钟信号SCLK每一周期八位(一字节)的速率进行输入。
如果此操作是一数据读取操作，其无须高电压，则X译码器512及Y译码器514决定打算从内存数组508读取的数据的位置。在运行读取操作时，从内存数组508读取的数据会输出至数据缓冲器506。数据接着从数据缓冲器506转移到输入/输出位移缓存器504。在串行模式中，数据通过串行输出端412，以串行时钟信号SCLK每一周期一位的频率，从位移缓存器504输出。然而，如果组件400是并行模式运行，则数据通过虚拟输入/输出端418及串行输出端412，以串行时钟信号SCLK每一周期八个位(一字节)的频率，从位移缓存器504输出。
图6A是本发明的串行外围接口闪存组件400以并行模式写入数据的方法的流程图。开始此程序(步骤600)，且对输入电压端404施加一个电压(步骤602)。对串行输入端416施加一个并行模式指令，并储存于数据缓冲器506(步骤604)。控制逻辑502解译并行模式指令，并在状态缓存器516中，设定一内部并行模式状态位。当外部运作的芯片选择信号CS处于一低逻辑电平(步骤606)，且运行一写入激活指令时，控制逻辑502在状态缓存器516中，设定一写入激活锁存位，使数据并行写入内存数组508(步骤608)。对串行输入端416运行一“写入”操作指令，并储存于数据缓冲器506(步骤610)，且通过虚拟输入/输出端418及串行输出端412传输数据(步骤612)至输入/输出位移缓存器504、加载数据缓冲器506、从地址缓存器510中分配一写入地址、及写入内存数组508(步骤614)。
参考图6A，如果写入操作完成(步骤616)，只要对电压端404施加电压(步骤618)，则串行外围接口闪存组件400将会维持并行模式。若操作尚未完成(步骤616)，则将再次传输此操作指令(步骤610)，以持续此操作，直到所选操作完成为止。
图6B是本发明从串行外围接口闪存组件400并行读出数据的方法的流程图。开始此程序(步骤620)，且对输入电压端404施加一个电压(步骤622)。对串行输入端416施加并行模式指令，并储存于数据缓冲器506(步骤624)。控制逻辑502解译并行模式指令，以设定内部并行模式状态位。当外施的芯片选择信号到达低逻辑电平(步骤626)时，对串行输入端416运行一“读取”指令，并储存在数据缓冲器506中(步骤628)。控制逻辑502解译此“读取”指令，且X译码器512及Y译码器514决定将从内存数组508读出的数据的位置。数据从内存数组508读出(步骤630)、输出至数据缓冲器506、并转移至输入/输出位移缓存器，从其处数据通过虚拟输入/输出端418及串行输出端412输出数据(步骤632)。
参考图6B，如果读取操作完成(步骤634)，只要对电压端404施加电压，则串行外围接口闪存组件400将会维持并行模式(步骤636)。如果读取操作尚未完成(步骤634)，则将再次传输此操作指令(步骤628)，以持续此操作，直到所选操作完成为止。
图7描述本发明一实施例与串行外围接口闪存组件400的一写入操作相关联的一组时钟波形700。此时钟波形描述与芯片选择信号CS、串行时钟信号SCLK、串行输入信号SI相关联的波形、以及与并行传输于端PO0-PO7的数据相关联的信号。当芯片选择信号SC降到一低逻辑状态时，写入操作开始。直到写入一并行模式指令为止，以与并行数据传输PO0-PO7相关联的信号作表示的虚拟输入/输出端418及串行输出412具有高阻抗。指令位702通过串行输入端416，以串行时钟信号SCLK每一周期一位的速率传输。指令位702可表示一操作将会以并行模式进行，且更可表示将要进行的操作。指令位702传输至输入/输出位移缓存器504，并转移至数据缓冲器506。数据704通过多个虚拟输入/输出端418及串行输出端412，以串行时钟信号SCLK每一周期一字节的速率转移，直到芯片选择回到一高逻辑电平，表示一写入操作完成为止。
通过本发明在此公开的实施例，本领域技术人员应该可以想到其它的实施例。本说明书及范例仅供示范，本发明的范围及精神由以下权利要求书来限定。

Claims (12)

1、一种操作串行外围接口闪存组件的方法，其包含：
对第一引脚施加一并行模式指令，该第一引脚操作性耦接该内存组件的一个输入/输出接口，导致该组件以并行数据输出模式操作；
对该内存组件的第二引脚施加一芯片选择信号，以致能响应该并行模式指令的操作；
对该内存组件的第三引脚施加一串行时钟信号；
对该第一引脚施加读取指令及写入指令之一；以及
以对应该串行时钟信号的一个频率，并行传输数据于第四引脚及其它引脚，该第四引脚及其它引脚操作性耦接该输入/输出接口，其中当该组件以串行模式运行时，数据仅以该频率传输于该第四引脚。
2、如权利要求1所述的方法，更包含如果对该第一引脚施加该写入指令时，则将一写入激活锁存位设定在该串行外围接口闪存组件的状态缓存器中。
3、如权利要求1所述的方法，更包含对该串行外围接口闪存组件的第五引脚施加一电压时，以致能在该并行模式下操作；以及
从该串行外围接口闪存组件的该第五引脚移除该外加电压，以退出该并行模式。
4、如权利要求1所述的方法，更包含提供该内存组件七个该些其它引脚。
5、如权利要求1所述的方法，更包含提供该内存组件一个非易失性内存数组，该非易失性内存数组与该输入/输出接口操作性耦接。
6、一种半导体内存组件，其包含：
输入/输出接口；
串行数据传输输入端，操作性耦接该输入/输出接口，以供接收并行模式指令；
时钟信号输入端，供接收串行时钟信号；
串行数据传输端，操作性耦接该输入/输出接口，作为串行模式的一个单独数据传输引脚，以该串行时钟信号所决定的频率，串行式传输数据；
芯片选择输入端，供接收芯片选择信号，以致能响应该并行模式指令激活操作；
多个虚拟输入/输出端，操作性并行连接该输入/输出接口，以该并行模式传输数据，以该串行时钟信号所决定的该频率，与该串行数据传输端的数据并行传输数据。
7、如权利要求6所述的半导体内存组件，更包含：
内存数组，操作性耦接该输入/输出接口。
8、如权利要求6所述的半导体内存组件，其中可以该串行模式的该串行时钟信号的每一周期一位的速率，通过该串行数据传输端从该内存数组读取数据。
9、如权利要求6所述的半导体内存组件，其中可以该串行模式的该串行时钟信号的每一周期一位的速率，通过该串行数据传输端将数据写入该内存数组。
10、如权利要求6所述的半导体内存组件，其中从该内存数组所读取的数据，可以通过该多个虚拟输入/输出端及该串行数据输出端，根据该串行时钟信号的该频率进行并行传输。
11、如权利要求6所述的半导体内存组件，其中数据可以通过该多个虚拟输入/输出端及该串行数据输出端进行并行传输，以该串行时钟信号所决定的该频率写入该内存数组。
12、一种串行外围接口闪存集成电路组件，其包含：
串行数据传输输入端，供接收数据或指令输入；
时钟信号输入端，供接收串行时钟信号；
串行数据传输端，作为串行模式的一个单独数据传输引脚，以该串行时钟信号所决定的频率，串行式传输数据；
芯片选择输入端，供接收芯片选择信号；
至少一个电压输入端，供接收外加电压；
接地端，使该组件正确接地；以及
多个虚拟输入/输出端，以并行模式传输数据，以该串行时钟信号所决定的该频率，与该串行数据传输端的数据并行传输数据。
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