CN1845332A - 具有低k介质埋层的SOI结构及其功率器件 - Google Patents

Abstract

本发明属于半导体功率器件技术领域。与常规具有介质埋层的SOI功率器件相比，具有低介电系数介质埋层的SOI功率器件结构采用了低k(介电系数)材料，并且具有VLk SOI、Lk SOI、VLk PSOI和Lk PSOI功率器件四种结构。其实质是利用埋层介质的低k特性提高埋层纵向电场强度，突破习用SiO₂埋层的电场为Si层电场3倍的关系；利用变k埋层界面处的附加场调制Si有源层电场，二者均使器件耐压提高。同时，埋层的低介电系数使漂移区－衬底间电容降低，可提高器件的开关速度。利用本发明提供的低k介质埋层SOI结构，可以制作出性能优良的各类新结构高耐压器件，如：横向双扩散场效应晶体管、横向绝缘栅双极型功率晶体管、PN二极管、横向晶闸管等功率器件。

Description

具有低k介质埋层的SOI结构及其功率器件

技术领域

具有低介电系数介质埋层的SOI功率器件结构及功率器件，属于半导体功率器件技术领域，它特别涉及SOI(Semiconductor On Insulator)功率器件耐压技术领域。

背景技术

具有SOI(Silicon on Insulator)结构的功率器件(简称SOI功率器件)具有更高的工作速度、更好的绝缘性能、更强的抗辐射能力以及无可控硅自锁效应，因此SOI功率器件在VLSI领域的应用得到广泛关注。SOI功率器件的击穿电压取决于横向击穿电压和纵向击穿电压的较低者。SOI功率器件的横向耐压设计沿用成熟的Si基器件横向耐压设计的原理和技术，但由于结构和工艺的限制，如何提高器件的纵向耐压，成为SOI横向功率器件研究中的一个难点。

典型的常规n型SOI LDMOSFET的结构如图1所示，由衬底半导体层1，介质埋层2，n型有源半导体层(S层)3，介质隔离区4，栅氧化层5，栅电极6，p型沟道区7，n⁺源区8，n⁺漏区9，漏电极10，源电极11组成。漏端下纵向电场分布如图2所示，常规SOI结构的纵向击穿电压主要由S层和I层承担，根据高斯定理，纵向击穿时的绝缘层电场为E_i＝ε_sE_C.s/ε_i≈3E_C.s，其中，E_C.s是S层(Semiconductor层)的临界击穿电场，ε_s和ε_i分别是S层和I层(Insulator层)的介电常数，从而纵向耐压为

                    V_B0＝E_C.s(0.5t_s+3t_i)                               (1)其中t_i和t_s分别是I层和S层的厚度。可见，I层电场受S层击穿电场的限制，纵向耐压随S层厚度和I层厚度的增加而提高，且同样厚度的I层耐压为S层的6倍，但受器件结构和工艺的限制，S层和I层都不能太厚。这是因为S层太厚，将为介质隔离带来困难；I层太厚，不仅工艺实施难度大，而且不利于器件散热。这方面的内容可见参考文献：F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，“SOI power devices”，Electronics &Communication Engineering Journal，pp27-40(2000)；或，Warmerdan I.and Punt，W.，“High-voltage SOI for single-chip power”，Eur.Semicond.，June 1999，pp19-20(1999)。

为了提高SOI器件纵向耐压，学者们提出了一系列器件结构。如美国专利：YasuhiroUemoto，Katsushige Yamashlta，Takashi Miura，United states Patent，6,531738，Mar.11，2003，如图3所示，在氧化层2和顶层硅3之间插入一层p⁺耐压层12，使得漂移区耗尽而p⁺层不完全耗尽，且源端下的p⁺层耗尽区比漏端下的p⁺层耗尽区宽，这有利于顶层硅的耗尽层在漂移区均匀的扩展，从而提高器件耐压。这种器件结构可将击穿电压从常规结构的200V提高到400V。文献：N.Yasuhara，A.Nakagawa and K.Furukawa，“SOI device structures implementing650V high voltage output devices on VLSIs”，IEDM Tech.Dig.，pp141～144，(1991)则是在氧化层2和顶层硅3之间插入一层n⁺耐压层13，如图4所示，n⁺层在增强埋氧层电场强度的同时屏蔽了埋氧层高电场对Si有源层的影响，从而避免器件过早在Si/SiO₂界面的Si侧击穿，在t_s＝20μm，t_i＝3μm的情况下得到了650V的耐压。文献：Kim I J，MatSumoto S，Sakai T，et al.Breakdown voltage improvement for thin-film SOI power MOSFET’s by a buried oxide stepstructure.IEEE Electron device letter，1994，15(5)：148引入埋氧层阶梯结构(Buried Oxide StepStructure，BOSS)，如图5所示，该结构一方面降低了漏端Si/埋氧层界面Si侧电场，另一方面优化了器件的表面电场，从而提高了器件耐压。虽然文献“Jeon B C.，Kin D.Y.，Lee Y S，et al.Buried air gap Structure for improving the breakdown voltage of SOI power MOSFET’s.PowerElectronics and Motion Control Conference，2000.Proceedings.PIEMC 2000.15-18 Aug.2000，Vol.3：1061-1063”提出了埋空隙SOI结构，如图6所示，但其用意在于改善表面电场，且空气的临界击穿电场仅为2.5～3.5V/um，不能提高纵向耐压。

迄今为止，SOI功率器件结构无一例外采用传统介质SiO₂作为埋层。根据高斯定理，通过降低SOI埋层的介电系数而增强埋层纵向电场是提高器件纵向耐压的一条新的思路。低k(介电系数)材料具备低泄漏电流、高附着力、高硬度、低吸水性、高稳定等性能，可望作为SOI材料的埋层，能在较薄的I层下获得较高的击穿电压。近年来，随着超大规模集成电路中集成度的提高和延迟时间进一步减小，低k介质受到广泛关注，但目前均用于多层金属布线之间的绝缘以解决高速、低功耗等诸多问题。

发明内容

本发明的目的在于提出具有低k介质埋层的SOI结构及功率器件，其低k介质的介电系数k在1-3.9之间，通过低k提高埋层纵向电场，突破惯用SiO₂埋层电场为Si的3倍关系。对于可变低k介质埋层SOI结构，变k介质埋层对横向电场的调制作用使器件横向耐压提高。同时，埋层的低介电系数使漂移区-衬底间电容降低，因而该结构不仅能提高器件的耐压，还可提高器件的开关速度。

本发明详细技术方案如下：

具有低k介质埋层的SOI功率器件结构，如图7所示，包括衬底层1、埋层，即介质层2、介质隔离区4、有源层，即S层3，其特征是，所述介质层2由介质层15和介质层16两部分组成，介质层2一侧与衬底1相连，另一侧与有源层3相连；所述介质层2两端与介质隔离区4相连；所述介质层15的介电系数在1-3.9之间。

具有低k介质埋层的SOI功率器件结构，如图7所示，其中，介质层2中所述介质层15和介质层16可采用两种不同的介质材料，其中，介质层15为低k介质材料，介质层16可为低k介质材料，也可为SiO₂或高k介质材料，如Si₃N₄；这样的SOI器件结构称为可变低k介质层SOI(Variable Low k dielectric layer，VLk SOI)功率器件结构。若介质层16为热导率高的氮化硅，则此结构不仅可以提高耐压，而且有利于散热。

具有低k介质埋层的SOI功率器件结构，如图7所示，其中，介质层2中所述介质层15和介质层16的相对长度可以改变。

具有低k介质埋层的SOI功率器件结构，如图8所示，其中，介质层2中所述介质层15和介质层16可以采用同一种低k介质；这样的SOI器件结构称为低k介质层SOI(Low kdielectric layer，Lk SOI)功率器件结构。

具有低k介质埋层的SOI功率器件结构，如图9所示，其中，介质层2中所述介质层15和介质层16可以仅位于电场强度高的漂移区和电极端下方，形成部分隔离SOI结构；这样的SOI器件结构可称为可变低k介质层PSOI(Variable Low k dielectric layer Partial SOI，VLk PSOI)功率器件结构。

具有低k介质埋层的SOI功率器件结构，如图10所示，其中，介质层2中所述介质层15和介质层16可以采用同一种低k介质，且仅位于电场强度高的电极端和漂移区下方；这样的SOI器件结构可称为低k介质层PSOI(Low k dielectric layer Partial SOI，Lk PSOI)功率器件结构。

具有低k介质埋层的SOI功率器件结构，其中，组成介质层2的低k介质材料可以是无机低k材料，也可以是掺氟低k材料，还可以是纳米低k材料。比如：很多材料掺氟后k值显著降低，且k值随氟在材料中比例的变化而变化，如常用的低k材料SiOF保留了较多SiO₂的性质，与已有的SiO₂工艺能很好地兼容，k在2.8～3.7之内，临界击穿电场9.2～10.1MV/cm。氟的加入使抗湿性能差，可以采用对SiOF薄膜掺碳的方法加以改进。制备掺碳的SiOF薄膜有两种方法，其一是用CF₄直接注入已制备好的SiO₂薄膜而得到，其二是直接以SiH₄/O₂/CF₄/CH₄或CH₄/FTES/O₂混合气体产生等离子体淀积形成掺碳的SiOF薄膜，该薄膜的抗湿性显著改善，k在2.5～2.8之内，同时也表现出较好的热稳定性。SiCFO薄膜表现出较好的抗湿性，k值在1.3～2.0之内。第二代(超)低k材料SiCOH薄膜k值可由先前的2.4降至2.1，且可进一步降低k值至1.95，成为超低k材料。对于本发明的VLk PSOI结构，低k介质可以采用较为成熟的掺碳的SiOF薄膜，其工艺与SiO₂工艺兼容。

具有低k介质埋层的SOI功率器件结构，其中，构成S层3的材料可以是硅、碳化硅、砷化镓或锗硅等，其导电类型可以是n型或p型。

具有低k介质埋层的SOI功率器件结构的功率器件，包括通常功率器件的所有结构组成部分，其特征是，它还具有本发明所述的低k介质埋层的SOI结构，即可变低k介质层SOI(VLkSOI)、低k介质层SOI(Lk SOI)、可变低k介质层PSOI(VLk PSOI)以及低k介质层PSOI(Low kdielectric layer Partial SOI，Lk PSOI)。这样的功率器件包括：VLk SOI LDMOS器件(如图7所示)、Lk SOI LDMOS器件(如图8所示)、VLk PSOI LDMOS器件(如图9所示)、Lk PSOILDMOS器件(如图10所示)，VLk SOI IGBT、Lk SOI IGBT、VLk PSOI IGBT、Lk PSOI IGBT，VLk SOI PN结二极管、Lk SOI PN结二极管、VLk PSOI PN结二极管、Lk PSOI PN结二极管，VLk SOI横向晶闸管、Lk SOI横向晶闸管、VLk PSOI横向晶闸管、Lk PSOI横向晶闸管。

本发明的工作原理：下面以VLk SOI LDMOS为例，对上述新型低k介质埋层SOI功率器件工作机理进行详细说明。

图7是一种典型的VLk SOI LDMOS器件结构示意图。它和常规SOI LDMOS的区别在于埋层2由低k介质和氧化层两种不同的介质层组成。用t_s、t_i分别代表Si层和介质埋层厚度，k_s代表Si的介电常数，k₁、k₂分别代表漏端和源端介质埋层的介电常数。假定器件的横向设计应用了场板和Resurf等技术，耐压由纵向决定，则击穿发生在电场最强的漏端下方的Si/埋层界面的Si侧。在Si/埋层界面，电位移连续性为：

                             k₁E_i＝k_sE_s                                (2-a)

$k_1\frac{V_i}{t_i}=k_s\frac{V_s}{t_s}\·\·\·(2-b)$ 其中E_s、E_i分别是Si层和介质埋层的电场，V_s、V_i是器件击穿时Si层和埋层的耐压。从(2)式可见，降低漏端下方介质埋层的介电常数k₁可以增强埋层电场和提高器件纵向耐压。换句话说，采用低k介质埋层可在相同埋层厚度下提高耐压或在相同耐压下降低埋层厚度。

另一方面，该结构可以优化表面电场。介电常数不同的埋层界面处产生的附加电场对漂移区电场的调制作用使器件表面出现新的电场峰，新的电场峰使源结和漏结的电场峰值降低，表面电场优化，从而提高器件横向耐压。

图8是Lk SOI LDMOS器件示意图。其特点是介质层15和介质层16为同种低k介质。该结构可利用埋层的低介电系数提高埋层纵向电场，但因两种介质介电常数相同而无新的表面电场峰。

图9是VLk PSOI LDMOS器件结构示意图。其特点是介质层由介电系数不同的介质15和16构成，介质15为低k介质，且介质层2只位于电场较强的的漏区和漂移区下方，源区和沟道区附件下方无介质层。这种结构在提高埋层纵向电场、调制器件横向电场的情况下，还能有效提高器件的散热能力。

图10是Lk PSOI LDMOS器件结构示意图。其特点是介质层15和介质层16是同一种低k介质，且只位于电场较强的的漏区和漂移区下方，沟道区和源区附件下方无介质层。这种结构在提高器件纵向耐压的同时可有效提高器件的散热能力。

图11为VLk SOI LDMOS、Lk SOI LDMOS和常规LDMOS在各自最高击穿电压下漏端纵向电场分布图。可见，漏端下埋层纵向电场E_i取决于介电系数k₁，k₁越小，E_i愈大，但对同样的k₁，VLk SOI LDMOS的E_i高于Lk SOI LDMOS。这是由于VLk SOI LDMOS对表面电场的调制使表面电场出现新的电场峰，因而其击穿电压更高。对k₁＝2，k₂＝3.9，t_i＝1μm，t_s＝2μm，L_d＝20μm的VLk SOI LDMOS，其埋层电场和器件耐压分别为248V/μm和295V，比常规结构的SOI LDMOS分别提高了93％和64％。

图12给出了以上几种结构的LDMOS表面电场分布。图12表明，VLk SOI LDMOS在两种介质的交界处引入了新的表面电场峰，k₁，k₂相差越大，新的电场峰愈高，其对源结和漏结电场峰的削弱也越明显，从而避免表面提前击穿，提高了器件的耐压。

综上所述，本发明提出的具有低k介质埋层的SOI功率器件结构，其埋层低k介质的介电系数在1-3.9之间，通过低介电系数可提高器件埋层纵向电场，突破习用SiO₂埋层的电场为Si层电场3倍的关系。对于可变低k介质埋层SOI结构，变k介质埋层对横向电场的调制作用使器件横向耐压提高。同时，埋层的低介电系数使漂移区-衬底间电容降低，因而该结构不仅能提高器件的耐压，还可提高器件的开关速度。本发明提出的具有低k介质埋层的SOI功率器件结构的功率器件具有更高的纵向耐压性能和更高的开关速度，其中具有变k介质埋层的SOI功率器件结构的功率器件还具有更高的横向耐压性能

附图说明

图1是常规SOI LDMOS器件结构示意图。

其中，1为衬底层，2为介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极。

图2是常规SOI LDMOS器件的纵向电场分布示意图。

图3是具有P⁺缓冲层的SOI LDMOS器件结构示意图。

其中，1为衬底层，2为介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极，12为p⁺缓冲层。

图4是具有n⁺缓冲层的SOI LDMOS器件结构示意图。

其中，1为衬底层，2为介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极，13为n⁺缓冲层。

图5是具有埋氧层阶梯结构(BOSS)的SOI LDMOS器件结构示意图。

其中，1为衬底层，2为阶梯埋氧层，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极。

图6是埋空隙SOI LDMOS结构器件结构示意图

其中，1为衬底层，2为阶梯埋氧层，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14为埋空隙。

图7是本发明所述的VLk SOI结构及VLk SOI LDMOS功率器件结构示意图。

其中，1为衬底层，2为低k介质层(埋层)，由介质层15和介质16组成，15为低k介质层，16可为低k介质，也可为SiO₂或高k介质材料，如Si₃N₄，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极。

图8是本发明所述的Lk SOI结构及Lk SOI LDMOS功率器件结构示意图。

其中，1为衬底层，介质层2由低k介质15组成，3为n型有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极。

图9是本发明所述的VLk PSOI结构及VLk PSOI LDMOS功率器件结构示意图。

其中，1为衬底层，2为低k介质层(埋层)，其由介质层15和介质16组成，15为低k介质层，16可为低k介质，也可为SiO₂或Si₃N₄等，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极。

图10是本发明所述的Lk PSOI结构及Lk PSOI LDMOS功率器件结构示意图。

其中，1为衬底层，介质层2由低k介质15组成，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极。

图11是具有发明所述的VLk SOI LDMOS(k₁＝2、3，k₂＝3.9)、Lk SOI LDMOS(k₁＝k₂＝2)和常规SOI LDMOS(k₁＝k₂＝3.9)在各自最高击穿电压下漏端纵向电场分布图。

图12具有发明所述的VLk SOI LDMOS(k₁＝2、3，k₂＝3.9)、Lk SOI LDMOS(k₁＝k₂＝2)和常规SOI LDMOS(k₁＝k₂＝3.9)在各自最高击穿电压下的表面电场分布图。

图13是源端和介质隔离区相连的VLk SOI LDMOS器件结构示意图。

其中，1为衬底层，2为低k介质层(埋层)，其由介质层15和介质16组成，15为低k介质层，16可为低k介质，也可为SiO₂或Si₃N₄等，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)源区，9为n⁺(或p⁺)漏区，10为漏电极，11为源电极。

图14是阳极和介质隔离区相连的VLk SOI IGBT器件结构示意图。

其中，1为衬底层，2为低k介质层(埋层)，其由介质层15和介质16组成，15为低k介质层，16可为低k介质，也可为SiO₂或Si₃N₄等，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)阴极区，9为n⁺(或p⁺)阳极区，17为阳极，18为阴极，19为p(或n)阱。

图15是阴极和介质隔离区相连的VLk SOI IGBT器件结构示意图。

其中，1为衬底层，2为低k介质层(埋层)，其由介质层15和介质16组成，15为低k介质层，16可为低k介质，也可为SiO₂或Si₃N₄等，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n⁺(或p⁺)阴极区，9为n⁺(或p⁺)阳极区，17为阳极，18为阴极，19为p(或n)阱。

图16是阳极和介质隔离区相连的VLk SOI PN二极管器件结构示意图。

其中，1为衬底层，2为低k介质层(埋层)，其由介质层15和介质16组成，15为低k介质层，16可为低k介质，也可为SiO₂或Si₃N₄等，3为有源半导体层(S层)，4为介质隔离区，20为阳极，21为阴极，22为p(或n)阱，23为p⁺(或n⁺)阳极区，24为n⁺(或p⁺)阴极区。

图17是阴极和介质隔离区相连的VLk SOI PN二极管器件结构示意图

其中，1为衬底层，2为低k介质层(埋层)，其由介质层15和介质16组成，15为低k介质层，16可为低k介质，也可为SiO₂或Si₃N₄等，3为有源半导体层(S层)，4为介质隔离区，20为阳极，21为阴极，22为p(或n)阱，23为p⁺(或n⁺)阳极区，24为n⁺(或p⁺)阴极区。

图18是VLk SOI横向晶闸管器件结构示意图

其中，1为衬底层，2为低k介质层(埋层)，其由介质层15和介质16组成，15为低k介质层，16可为低k介质，也可为SiO₂或Si₃N₄等，3为有源半导体层(S层)，4为介质隔离层，25为p⁺栅极，26为阴极，27为p⁺栅区，28为p阱，29为n⁺阴极区，30为n⁺阱，31为p阱，32为阳极，33为n⁺栅极，34为n⁺栅区。

具体实施方式

根据本发明提供的低k介质埋层SOI结构，包括VLk SOI结构、Lk SOI结构、VLk PSOI结构、Lk PSOI结构，可以用于制作出性能优良的各类新结构功率器件，包括横向双扩散场效应晶体管、横向绝缘栅双极型功率晶体管(LIGBT)、PN二极管、横向晶闸管等常见功率器件。形成VLk SOI LDMOS器件(如图7所示)、Lk SOI LDMOS器件(如图8所示)、VLk PSOILDMOS器件(如图9所示)、LkPSOI LDMOS器件(如图10所示)，VLk SOI IGBT、Lk SOIIGBT、VLk PSOI IGBT、Lk PSOI IGBT，VLk SOI PN结二极管、Lk SOI PN结二极管、VLkPSOI PN结二极管、Lk PSOI PN结二极管，VLk SOI横向晶闸管、Lk SOI横向晶闸管、VLkPSOI横向晶闸管、Lk PSOI横向晶闸管。随着半导体器件技术的发展，采用本发明还可以制作更多的功率器件。如源端和介质隔离区相连的VLk SOI LDMOS器件(如图14所示)，阳极和介质隔离区相连的VLk SOI IGBT器件(如图14所示)，阴极和介质隔离区相连的VLk SOIIGBT器件(如图15所示)，阳极和介质隔离区相连的VLk SOI PN二极管器件(如图16所示)，阴极和介质隔离区相连的VLk SOI PN二极管器件(如图17所示)，VLk SOI横向晶闸管器件(如图18所示)。

具有上述结构类型的SOI功率器件，分别和其同类型的常规SOI结构相比，提高了埋层电场，优化了表面电场，使器件获得了更高的耐压。同时，提高了器件的开关速度。

Claims (10)

1、具有低k介质埋层的SOI功率器件结构，包括衬底层(1)、埋层，即介质层(2)、介质隔离区(4)、有源层，即S层(3)，其特征是，所述介质层(2)由介质层(15)和介质层(16)两部分组成，介质层(2)一侧与衬底(1)相连，另一侧与有源层(3)相连；所述介质层(2)两端与介质隔离区(4)相连；所述介质层(15)的介电系数在1-3.9之间。

2、根据权利要求1所述的具有低k介质埋层的SOI功率器件结构，其特征是，介质层(2)中所述介质层(15)和介质层(16)可采用两种不同的介质材料，其中，介质层(15)为低k介质材料，介质层(16)可为低k介质材料，也可为SiO₂或高k介质材料，如Si₃N₄；这样的SOI器件结构可称为可变低k介质埋层SOI功率器件结构。

3、根据权利要求2所述的具有低k介质埋层的SOI功率器件结构，其特征是，介质层(2)中所述介质层(15)和介质层(16)的相对长度可以改变。

4、根据权利要求1所述的具有低k介质埋层的SOI功率器件结构，其特征是，介质层(2)中所述介质层(15)和介质层(16)可以采用同一种低k介质；这样的SOI器件结构可称为低k介质埋层SOI功率器件结构。

5、根据权利要求2所述的具有低k介质埋层的SOI功率器件结构，其特征是，介质层(2)中所述介质层(15)和介质层(16)可以仅位于电场强度高的漂移区和电极端下方，形成部分隔离SOI结构；这样的SOI器件结构可称为可变低k介质埋层PSOI功率器件结构。

6、根据权利要求4所述的具有低k介质埋层的SOI功率器件结构，其特征是，介质层(2)中所述介质层(15)和介质层(16)可以采用同一种低k介质，且仅位于电场强度高的漂移区和电极端下方；这样的SOI器件结构可称为低k介质埋层PSOI功率器件结构。

7、根据权利要求1所述的具有低k介质埋层的SOI功率器件结构，其特征是，组成介质层(2)的低k介质材料可以是无机低k材料，也可以是掺氟低k材料，还可以是纳米低k材料。

8、根据权利要求1所述的具有低k介质埋层的SOI功率器件结构，其特征是，构成S层(3)的材料可以是硅、碳化硅、砷化镓或锗硅，其导电类型可以是n型或p型。

9、根据权利要求1所述的具有低k介质埋层的SOI功率器件结构，其介质埋层(2)的厚度在深亚微米到几微米之间。

10、具有低k介质埋层的SOI功率器件，包括通常功率器件的所有结构组成部分，其特征是，它还具有权利要求2、4、5或6所述的低介电系数介质埋层的SOI功率器件结构，这样的器件包括：VLk SOI LDMOS器件、Lk SOI LDMOS器件、VLk PSOI LDMOS器件、Lk PSOILDMOS器，VLk SOI IGBT、Lk SOI IGBT、VLk PSOI IGBT、Lk PSOI IGBT，VLk SOI PN结二极管、Lk SOI PN结二极管、VLk PSOI PN结二极管、Lk PSOI PN结二极管，VLk SOI横向晶闸管、Lk SOI横向晶闸管、VLk PSOI横向晶闸管、Lk PSOI横向晶闸管。

Images