CN1062980C - 栅控混合管及其制备方法 - Google Patents

Abstract

一种栅控混合管，在现有栅控混合管的漏区与林区之间增加一个轻掺杂漏区；以及制备该种栅控混合管的方法，通过注入退火，杂质横向推进形成沟道，增加基区注入；降低了Early效应，提高了器件的击穿电压，减小热电子效应，减弱特性退化；在不需要亚微米工艺的条件下实现深亚微米器件的制备，解决了普通BJT中电流增益与Early效应之间的矛盾以及沟道长度、电流增益与击穿电压之间的矛盾，适用于深亚微米电源及模拟电路等。

Description

栅控混合管及其制备方法

本发明涉及一种半导体器件，尤其是一种栅控混合管。

随着集成电路及数/模混合系统的不断发展，高速低功耗小尺寸器件的研究日显重要。最近提出的栅控混合管(GCHT)是一种结构与金属-氧化物场效应管(MOSFET)类似、栅体相连、源体结正偏的器件，其结构如图1所示。栅控混合管已在体硅材料及SOI(在绝缘层上的硅)材料上得到了一些实验研究，参见S.V.Vandebroek etal.，IEEE Trans.Electron Devices，Vol.38，p.2487-2496，Nov.1991；S.A.Parke etal.，IEEE Electron Device Lett.，Vol.EDL-14，p.234-236，May 1993；M.J.Chen etal.，IEEE J.Solid State Circuits，Vol.SC-31(2)，p.261-267，Feb.1996。其独特的工作方式使它具有高电流驱动能力、低导通电压、陡直的亚阈斜率及高电流增益等优良性能。然而，这种结构的GCHT一般Early效应较大，直接影响它在数字应用中的直流传输特性及模拟应用中的开路电压增益；器件的击穿电压一般较低；热电子效应有待改善；且不易实现短沟，制备工艺需要亚微米工艺。

本发明的目的是提供一种短沟的栅控混合管，降低Early效应，提高器件的击穿电压，减小热电子效应，减弱特性退化。以及制备这种栅控混合管的方法。

本发明的栅控混合管在现有栅控混合管的漏区与体区之间增加一个轻掺杂区；对于n型管，是在现有n型栅控混合管的漏区与体区之间增加一个轻掺杂n^-漏区；对于p型管，是在现有p型栅控混合管的漏区与体区之间增加一个轻掺杂p^-漏区。

制备上述栅控混合管的方法，包括下列步骤：

(1)设计SOI材料上的单元版图：源漏位置与MOSFET基本类似，相应的源漏注入版基本相同，并增加了一块基区注入版；在体区两端有硅岛以供体引出；既有n^-区注入，又有p^-区注入；对于n型管，n^-区注入在漏区位置，包括轻掺杂漏区和重掺杂漏区，p^-区注入在体区的垂直于沟道的两端；对于p型管，p^-区注入在漏区位置，包括轻掺杂漏区和重掺杂漏区，n^-区注入在体区垂直于沟道的两端；多晶硅栅设计成不对称形状，体区两端的栅在靠近源端一边各向栅引出端方向缩进一定距离；同时栅极在体区两端各有一个引线孔，在刻栅的同时刻出通到体的接触孔，以实现栅体内联；在低氧淀积之前增加基区注入，即将漏区掩蔽，在靠近源端一边注入；接触孔大于栅版上的孔，以便引线时将体与栅同时引出；金属引线版根据上述有关版次作相应调整；

(2)采用硅岛作为器件隔离，刻蚀硅岛；

(3)先进行n型管的n^-区注入和p型管的体注入，再进行p型管的p^-区注入和n型管的体注入；或先进行p型管的p^-区注入和n型管的体注入，再进行n型管的n^-区注入和p型管的体注入；

(4)生长栅氧化层；

(5)淀积多晶硅并掺杂；

(6)刻蚀多晶硅栅，同时刻出与体相连的接触孔；

(7)将漏区掩蔽，进行p型管的基区注入，然后进行退火，将漏区掩蔽，进行n型管的基区注入，然后进行退火；或将漏区掩蔽，进行n型管的基区注入，然后进行退火，将漏区掩蔽，进行p型管的基区注入，然后进行退火；

(8)源漏注入；

(9)淀积低氧层，并进行退火；

(10)刻引线孔，蒸金属，合金，完成各区引出及栅体的内联接触。

本发明的栅控混合管降低了Early效应，提高了器件的击穿电压，减小了热电子效应，减弱特性退化。在不需要亚微米工艺的条件下实现了深亚微米器件的制备；而且不需halo工艺，自然形成过覆盖轻掺杂漏结构；同时它还改善了传统MOSFET进入深亚微米领域后由于短沟效应引起的特性退化问题，解决了薄膜全耗尽SOI MOSFET固有的浮体效应及阈值难以调整等问题；在消除了浮体效应的同时折衷了全耗尽SOI MOSFET和部分耗尽SOI MOSFET的优点。

实验结果及分析

1、器件的基本性能

图5给出了本发明的栅控混合管(以下称为DGCHT)及相应双极结型晶体管(BJT，暂称为DBJT)、双扩散型MOSFET(DMOSFET)三种相同参数器件的转移特性曲线。由SUPREM-IV模拟结果得到沟道长度(即基区宽度)为0.18μm，在栅长为2μm的情况下实现了短沟。器件的宽长比W/L为10μm/0.18μm。由图5可见DGCHT的驱动能力高于相应BJT及相应DMOSFET，亚阈值斜率为90mV/dec，但仍小于相应的DMOSFET；最高电流增益可达10000；DGCHT的导通电压比DBJT约低0.22V，比DMOSFET约低0.42V。DGCHT在保证漏电较小的情况下可获得较大的跨导，表现出良好的短沟特性。与GCHT器件相比，由于这种器件易获得短沟，在同样驱动能力的情况下，掺杂浓度可稍高，可以改善基极电阻的影响，使大注入效应变小。图5也反映出与GCHT类似的特性，即在基极电压较高时，混合管电流趋于双极电流。另外，DGCHT中由于轻掺杂漏区的存在，防穿通能力增强。

图6是DGCHT在不同漏端电压下的转移特性曲线，可见对于沟道长度为0.18μm的DGCHT，漏电压的影响较小。亚阈斜率基本不变，漏电压为2V及0.1V相比时，V_DIBL约为0.059V，在此定义V_DIBL为阈值电压(漏源电压等于0.05V时)对应的漏端电流下，漏源电压等于1.5V及0.05V对应的栅压(基极电压)之差。实验表明对于沟道长度进入深亚微米区的DGCHT，其短沟效应也较小。关于混合管短沟效应减小可以从以下几个方面解释：随着栅电压(基极电压)的增大，表面势降低，引起耗尽区宽度的减小，相当于体硅MOSFET中结深的减小及全耗尽MOSFET中硅膜厚度的减小以降低短沟效应；由于正基极电压的存在，源漏耗尽区宽度均降低，短沟器件的有效栅长比MOSFET大，而且源漏末端二维电势分布引起的电容增大量远低于MOSFET，源漏对沟道的影响程度降低，有效耗尽区电荷增大，栅控制能力提高；由于不存在全耗尽MOSFET的背沟亚阈漏电的影响，混合管的亚阈特性明显优化。

2、Early效应

图7给出了GCHT与DGCHT输出特性曲线比较。可见，虽然DGCHT具有较短的沟道，而且栅极导致基区表面耗尽，但器件的Early效应并不严重。输出曲线较为平坦。而用于比较的GCHT沟道长度较大(0.9μm)，表现出的Early效应却较大。实验中DGCHT的沟道掺杂浓度远大于GCHT，得到的电流低于GCHT，通过优化设计，可以改善。图8(a)(b)给出了在基极电压(栅压)为0.7V时，集电极电压(漏压)变化时PISCES模拟出的耗尽区变化情况。在GCHT中，基区掺杂远低于n⁺集电区，耗尽区主要在基区中展宽，引起基区宽度的减小。而在DGCHT中，耗尽区主要在n^-区展宽。随着集电极电压的增大，耗尽区由靠近结的位置展宽到正背界面及部分体区，直至大部分耗尽。虽然栅下基区表面耗尽，但是DGCHT中n^-区掺杂远低于p区，背界面掺杂浓度又稍低。栅极存在使基区表面耗尽，同时也使n^-区表面耗尽。随着基极电压的增大，n^-区表面由耗尽过渡到平带直至积累。但n^-区体内及背面掺杂仍很低，将承受大部分耗尽区的展宽。基区宽度(沟道长度)基本不受影响。因此DGCHT中栅极的存在并不影响Early效应的减小。

3、击穿特性

图9给出了DGCHT与GCHT器件击穿特性的比较，GCHT的沟道长度约为0.9μm。由图可见，DGCHT虽具有较短的沟道，较大的基区掺杂浓度，但击穿电压较高，良好地改善了短沟与击穿电压之间的矛盾。图10(a)(b)给出了这两种器件的横向电场分布的PISCES模拟结果。两者都在栅体接地的情况下，由于n^-区的存在，类似RESURF器件，DGCHT器件漏端电力线比GCHT器件疏，电场降低，击穿电压得以提高。并且两种器件都表现出软击穿特性，随着栅压(基极电压)的增大，软击穿点提前。随着栅压增大，由于漏端电流碰撞电离的影响，将导致软击穿，直至漏结雪崩击穿。

表给出了GCHT与DGCHT及相应的BJT的BV_ceo值。实验表明，虽然GCHT、DGCHT具有很大的β值，其击穿电压并不因此而降低相应数值，而表现出与BJT相似的击穿特性。常规BJT中电流增益的增大是靠提高掺杂浓度梯度来实现的，而混合管中高电流增益是由它表现出的赝异质结特性导致的，或者说是通过改变工作条件实现的。常规BJT的BV_ceo公式(BV_ceo＝BV_cbo/

)不完全适用于混合管。DGCHT的BV_ceo值在这个意义上与电流增益是相互独立的。DGCHT由于其独特的工作方式，解决了击穿电压与电流增益之间的矛盾，并且使沟道长度对击穿电压的影响减小，电流增益、沟道长度与击穿电压可独立设计。

下面对混合管的击穿特性作半定量分析。虽然在较大的集电极电压下n^-区表面反型，使电流远离表面，但这并不是影响击穿的主要原因。当栅体悬浮时由于漏端碰撞电离产生的空穴进入基区，抬高了基区电位，静态工作时，栅极电位也被抬高。混合管作用依然存在。影响击穿的主要原因是寄生BJT与较高电场的共同作用。当集电极电压(漏压)较高时，集电极电流(漏端电流)为

   I_d＝M₁I_m+M₂kI_nc+M₃I_dr+(1-k)I_nc                (1)其中I_m为P区表面耗尽区中的电流，I_dr为漏结反向饱和电流，I_nc为寄生BJT中的集电极电流，k为寄生BJT发射结中为漏端高场区收集部分所占的比例；M₁、M₂、M₃分别为上述三股电流在漏结碰撞电离的雪崩倍增因子。漏端碰撞电离产生的空穴电流为

       I_h＝(M₁-1)I_m+(M₂-1)I_nc+M₃I_dr           (2)当基极开路时，有 $I_h\≈I_b=\frac{I_{\mathrm{nc}}}{\mathrm{\β}}---\left(3\right)$ 其中I_b为基极电流，β为寄生BJT的共发射极电流放大系数。由(1-3)式可得 $I_d=\frac{M_3{I}_{\mathrm{dr}}+[(1+\mathrm{\β})M_1-\mathrm{k\β}{M}_2-(1-k)\mathrm{\β}]I_m}{1-(M_2-1)\mathrm{k\β}}---\left(4\right)$ 可见，当(M₂-1)kβ＝1时，器件电流急剧增大，发生击穿，器件击穿点与寄生BJT相关。当M₃很大或[(1+β)M₁-kβM₂-(1-k)β]很大时也会发生击穿，但是，这种M₂趋于无穷大或(1+β)M₁与kβM₂差值引起的击穿点远在寄生BJT的击穿点之后。因此，在混合管中，由于耗尽区电流不被放大，沟道电流倍增引起的击穿点较高。而当寄生BJT导通，而且电场足够强时，出现正反馈现象，即被放大的I_nc2将被作为基极电流再被放大，这种正反馈与倍增效应相互作用，使器件击穿点主要取决于寄生BJT效应，公式(4)中β对应于寄生BJT的β值，而不是混合管的β值。因此，最终GCHT，DGCHT的BV_ceo值与BJT类似。由于I_m受体电位及栅电位抬高的影响，由(2)式可见将影响寄生BJT的空穴电流，并影响I_nc，从而影响寄生BJT的β值。在刚导通时β值随集电极电压增大而急剧增大，M₂也急剧增大，DGCHT的击穿电压略低于BJT。

W/L设计	10μm/0.8μm	10μm/1μm	10μm/1.5μm	10μm/2μm	10μm/3μm
						器件
GCHT							3.72V	4.02V	4.22V	-	-
	BJT	4.1V	4.5V	4.81V	-	-
DGCHT							-	-	-	7.28V	7.68V
	DBJT	-	-	-	7.98V	8.26V

表GCHT、DGCHT及相应BJT的BV_ceo(BV_dso)值比较

     (其中W/L_设计为设计的宽长比)

从上述实验数据及分析表明本发明的栅控混合管具有以下特点：

(1)具有驱动能力大，跨导大，导通电压低，亚阈值斜率小及电流增益高等特点。同时具有良好的短沟特性，较好地抑制了短沟效应。

(2)本发明的栅控混合管由于基区表面栅极的存在，Early效应与普通BJT不同，但实验表明，虽然栅极使基区(体)表面耗尽，器件的Early效应仍得到较好改善，解决了普通BJT中电流增益与Early效应之间的矛盾。

(3)本发明的栅控混合管在具有较高电流增益的同时，可获得较高的击穿电压，改善了普通BJT中高电流增益与击穿电压之间的矛盾；而且由于高压基本由轻掺杂漏区承受，缓解了短沟与击穿电压之间的矛盾，使沟道长度、电流增益与击穿电压可单独设计，器件设计灵活性增大。

(4)本发明的栅控混合管中轻掺杂漏区的存在使器件防穿通能力增强。同时由于漏端电场的降低，热电子效应减小。

本发明的栅控混合管的上述优点为深亚微米器件的发展开辟了新的思路，同时为在SOI材料上实现良好的模拟电路提供了契机。此外，作为横向器件，DGCHT的高电流增益特性可望解决BiCMOS电路发展中的瓶颈问题，即纵向BJT带来工艺不兼容性而导致的高成本，普通横向BJT性能过低的情况。另一方面，实验表明混合管与SOI技术是一种良好的组合，它们优势互补，促进了SOI技术的进一步发展。

附图说明

图1现有栅控混合管的结构示意图

1---多晶硅  2---栅氧化层  3---硅 4---埋氧化层

图2本发明栅控混合管的结构示意图

图3(a)单元设计版图

5---源  6---漏  7---接触孔  8---栅体内联

图3(b)沿aa′的剖面图，栅体内联示意图

9---低氧层

图4部分工艺示意图

(a)n^-注入(b)硼注入(c)退火推进(d)源漏注入

10---衬底  11---光刻胶

图5本发明栅控混合管与BJT及MOSFET的转移特性曲线比较

实线---本发明栅控混合管  虚线---DBJT  点线---DMOSFET

图6不同漏端电压下的本发明栅控混合管转移特性曲线

图7本发明栅控混合管与现有栅控混合管的输出特性比较

实线---本发明栅控混合管  虚线---现有栅控混合管

参变量V_be：0.4V-1.2V，步长为0.2V

图8 (a)本发明栅控混合管中耗尽区随漏压的变化情况

       V_ce为0.05V，1.05V，1.85V，2.05V.3.05V，3.25V

    (b)现有栅控混合管中耗尽区随漏压的变化情况

       V_ce为0.05V，1.05V，3.25V

图9 本发明栅控混合管与现有栅控混合管的击穿特性比较

    实线：DGCHT；虚线：GCHT

    参变量V_be为0.2V-1.2V，步长为0.2V

图10(a)本发明栅控混合管中横向电场分布

    (b)现有栅控混合管中横向电场分布

实施方案

本设计着眼于DGCHT工艺与CMOS(互补型MOS)工艺的基本兼容性，从版图设计及工艺设计出发，尽量简化工艺，降低对工艺的要求。

由于采用SOI材料，栅体在器件两边接触。在版图设计中主要需考虑基极引出。本发明采用以下方法完成体接触：在刻蚀多晶硅栅时直接制备通到体的接触孔，多晶硅接触孔过覆盖体的接触孔，对p管进行源/漏注入的同时完成n管的体接触处注入，实现栅体内联，从而实现混合管工艺与CMOS工艺的基本兼容，如图3(b)所示。为减小栅电阻的影响，器件两边的内联再用铝线连接。

沟道通过注入退火，杂质横向推进形成。n型DGCHT的n^-区掺杂、p型DGCHT的n^-体注入及p型GCHT的阈值调整注入同时实现，而n型DGCHT的体引出须在器件两边先用p^-注入，这样由于工艺中存在版图套准问题，在两者相接处会出现补偿，形成高阻区，如果此高阻区出现在基极电流路径上，将导致很大的基极电阻，影响器件的性能。为使工艺仍基本与CMOS工艺兼容，对栅结构作了特殊设计，保证基极电流路径上不出现高阻区，同时保证一定的沟道宽度，如图3(a)所示。

采用美国IBIS公司的SIMOX材料，原始硅膜厚度为120-240nm，埋氧层厚度为300-480nm。

1、采用硅岛作为器件隔离，硅岛刻蚀完成后，采用90-120KeV、1.0×10¹¹cm^-2-3.0×10¹¹cm^-2剂量的磷进行p型管的体注入及n型管的n^-区注入；

2、采用35-50KeV的3.0×10¹²cm^-2-6.0×10¹²cm^-2剂量的硼注入进行n型管的体注入及p型管的p^-区注入；

3、采用两步退火法，生长厚为10-25nm的掺HCl栅氧化层，这样既可使氧化膜中缺陷减少，又可降低固定电荷密度及可动电荷密度。经测试，固定电荷密度为5×10¹⁰cm^-3，可动电荷密度为6×10¹⁰cm^-3。

4、淀积500-700nm厚的多晶硅并掺杂；

5、采用正胶刻蚀多晶硅栅，同时刻出与体相连的接触孔；

6、将漏区掩蔽，进行p型管的基区磷注入，注入条件为90-120KeV、1.0×10¹⁴cm^-2-3.0×10¹⁴cm^-2，然后进行920-1000℃、80-100分钟的退火；漏区掩蔽，进行n型管的基区硼注入，注入条件为35-50KeV、2.0×10¹⁴cm^-2-4.0×10¹⁴cm^-2注入，进行920-1000℃、70-100分钟的退火，这部分工艺如图4所示。值得指出的是，由于硼扩散系数大于磷，为防止器件穿通，p管需要较长的退火时间。

7、在源漏注入后，淀积低氧层，并进行850-950℃、80-100分钟的退火，实现杂质激活及DGCHT沟道长度的再调整。接着刻引线孔，蒸铝，合金，完成各区引出及栅体的内联接触。最终硅膜厚度约为166nm。

整套工艺中要注意各工序之间的兼容性，栅氧化后避免高温过程引起SOI材料前背界面的界面电荷及硅层中晶格缺陷密度的增加，导致更厚的界面缓冲层，从而影响器件性能。

Claims (12)

1.一种栅控混合管，其特征在于在现有栅控混合管的漏区与体区之间增加一个轻掺杂漏区；对于n型管，在现有n型栅控混合管的漏区与体区之间增加一个轻掺杂n^-漏区；或对于p型管，在现有p型栅控混合管的漏区与体区之间增加一个轻掺杂p^-漏区。

2.一种制备上述栅控混合管的方法，其步骤包括：

(1).设计SOI材料上的单元版图：源漏位置与MOSFET基本类似，相应的源漏注入版基本相同，并增加了一块基区注入版；在体区两端有硅岛以供体引出；既有n^-区注入，又有p^-区注入；对于n型管，n^-区注入在漏区位置，包括轻掺杂漏区和重掺杂漏区，p^-区注入在体区的垂直于沟道的两端；对于p型管，p^-区注入在漏区位置，包括轻掺杂漏区和重掺杂漏区，n^-区注入在体区垂直于沟道的两端；多晶硅栅设计成不对称形状，体区两端的栅在靠近源端一边各向栅引出端方向缩进一定距离；同时栅极在体区两端各有一个引线孔，在刻栅的同时刻出通到体的接触孔，以实现栅体内联；在低氧淀积之前增加基区注入，即将漏区掩蔽，在靠近源端一边注入；接触孔大于栅版上的孔，以便引线时将体与栅同时引出；金属引线版根据上述有关版次作相应调整；

(2).采用硅岛作为器件隔离，刻蚀硅岛；

(3).先进行n型管的n^-区注入和p型管的体注入，再进行p型管的p^-区注入和n型管的体注入；或先进行p型管的p^-区注入和n型管的体注入，再进行n型管的n^-区注入和p型管的体注入；

(4).生长栅氧化层；

(5)淀积多晶硅并掺杂；

(6).刻蚀多晶硅栅，同时刻出与体相连的接触孔；

(7).将漏区掩蔽，进行p型管的基区注入，然后进行退火，将漏区掩蔽，进行n型管的基区注入，然后进行退火；或将漏区掩蔽，进行n型管的基区注入，然后进行退火，将漏区掩蔽，进行p型管的基区注入，然后进行退火；

(8).源漏注入；

(9)淀积低氧层，并进行退火；

(10).刻引线孔，蒸金属，合金，完成各区引出及栅体的内联接触。

3.如权利要求2所述的方法，其特征在于采用美国IBIS公司的SIMOX材料。

4.如权利要求3所述的方法，其特征在于原始硅膜厚度为120-240nm，埋氧层厚度为300-480nm。

5.如权利要求2或3或4所述的方法，其特征在于采用磷进行n型管的n^-区注入和p型管的体注入及其基区注入；采用硼进行p型管的p^-区注入和n型管的体注入及其基区注入。

6.如权利要求5所述的方法，其特征在于采用90-120KeV、1.0×10¹¹cm^-2-4.0×10¹¹cm^-2剂量的磷进行n型管的n^-区注入和p型管的体注入，采用90-120KeV、1.0×10¹⁴cm^-2-3.0×10¹⁴cm^-2剂量的磷进行基区注入；采用35-50KeV、3.0×10¹²cm^-2-6.0×10¹²cm^-2剂量的硼进行p型管的p^-区注入和n型管的体注入；采用35-50KeV、2.0×10¹⁴cm^-2-4.0×10¹⁴cm^-2剂量的硼进行基区注入。

7.如权利要求6所述的方法，其特征在于p型管基区注入后在920-1000℃退火80-100分钟，n型管基区注入后在920-1000℃退火70-90分钟。

8.如权利要求6所述的方法，其特征在于源漏注入，淀积低氧层后在850-950℃退火80-100分钟。

9.如权利要求6所述的方法，其特征在于栅氧化层厚度为10-25nm，淀积的多晶硅厚度为500-700nmm。

10.如权利要求2或3或4所述的方法，其特征在于采用两步退火法生长栅氧化层。

11.如权利要求2或3或4所述的方法，其特征在于栅氧化层中掺氯化氢。

12.如权利要求2或3或4所述的方法，其特征在于采用正胶刻蚀多晶硅栅。

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