CN1841791A - 光电二极管具有铟连接层的图像传感器像素 - Google Patents

光电二极管具有铟连接层的图像传感器像素 Download PDF

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Abstract

本发明公开了一种采用PIN型光电二极管的有源像素,该像素包括一设在半导体基体内的光电二极管,该光电二极管为形成于P-型区域内的N区域。该光电二极管还进一步包括位于所述N区域上方的P+连接层,该P+连接层是由铟植入或铟/硼植入而形成的。本发明的像素可进一步包括设在光电二极管与浮动节点之间的传输晶体管,以将信号选择性地从光电二极管传输至浮动节点。本发明的像素可更进一步地包括被浮动节点控制的放大晶体管。

Description

光电二极管具有铟连接层的图像传感器像素
技术领域
本发明涉及图像传感器有关,更具体地讲,本发明涉及一种由铟表面掺杂而形成光电二极管的P+连接层的图像传感器。
背景技术
图像传感器已经变得无处不在,它们被广泛地用于数字照相机、便携式电话、保密照相机、医疗器械、汽车和其它应用场合。制造图像传感器的技术、特别是CMOS(互补型金属氧化半导体)图像传感器持续地快速发展。例如,高分辨率和低能耗的要求促进了图像传感器的进一步的小型化及集成。
由于像素变小,能够接受入射光线的表面区域也减小。像素通常具有光感应元件,如光电二极管,其接受入射光线并产生与入射光线总数相关的信号。因此,随着像素面积(并由此导致光电二极管面积)的减小,光电二极管的阱容量也变小。
现有技术中,一种具有高的阱容量的光电二极管,其结构包括一个设在P-型区域内或者基体内的浅的N-层,并在该浅的N-层上面形成P+连接层(pinning layer)。P+连接层一般是通过植入硼形成的,因为硼具有相对较好的固溶性。
这种结构即为PIN型光电二极管,而且具有相对较高的阱容量,但是有时将导致“暗电流”特性和过度的“热像素”缺陷。而且,由于掺杂植入的统计特性,植入掺杂物的局部浓度,比如N-层掺杂物,可能在空间上会发生变化。在某些情况下,靠近硅表面的植入的N-型离子,其浓度可能高于平均值。这将导致局部的n-区域穿入表面P+连接区,同时将导致“暗电流”和“热像素”缺陷密度的局部增加。
发明内容
为了解决上述现有技术中的问题,本发明提供了一种像素,该像素包括一设在半导体基体内的光电二极管,该光电二极管为形成于P-型区域内的N-区域,而且该光电二极管还进一步包括一位于半导体基体表面且位于N-区域上方的P+连接层,该P+连接层是通过在半导体基体内植入铟而形成的。铟植入的剂量可以控制在1e13离子/每平方厘米到5e14离子/每平方厘米之间。
上述像素还可以进一步包括:一设在光电二极管与浮动节点之间的传输晶体管,该传输晶体管可选择性地将信号从光电二极管传输至浮动节点;以及一被浮动节点控制的放大晶体管。上述像素还可以更进一步地包括一可以将浮动节点恢复到一参考电压的复位晶体管。
本发明的像素可以集成于一CCD图像传感器中或者CMOS图像传感器中。这种像素可为3T、4T、5T、6T或7T结构中的任一种。
本砝码中,P+连接层还可以通过铟与硼的双重植入而形成。硼植入的剂量也可以控制在1e13离子/每平方厘米到5e14离子/每平方厘米之间。
另一方面,本发明还提供了一种在P-型半导体基体内形成光电二极管的方法,该光电二极管为在P-型半导体基体内形成的N-区域,该方法包括:向半导体基体内植入N型掺杂物;以及在N型掺杂物顶部上向半导体基体内植入铟掺杂物,形成P+连接层。
本发明的有益效果是:使用扩散率较低的铟形成P+连接层,而高浓度的铟可以阻挡耗尽层向上延伸至表面,从而有效防止了一系列表面缺陷问题。
附图说明
图1是现有技术中四晶体管像素(4T)的带剖面结构的示意图,其详细地显示了形成在基体层中的光电二极管。
图2-图6是采用本发明方法制造的光电二极管与像素的剖视图。
实施方案
在下面的描述中,提供了许多特定细节,以便对本发明的实施方案进行透彻的理解。但所属领域的熟练技术人员可以认识到,在没有这些具体细节中的一个或多个的情况下仍能实施本发明,或者采用其它方法、元件等的情况下仍能实施本发明。另外,为了清楚地描述本发明的各种实施方案,因而对众所周知的结构和操作没有示出或进行详细地描述。
在本发明的说明书中,提及“一实施方案”或“某一实施方案”时是指该实施方案所述的特定特征、结构或者特性至少包含在本发明的一个实施方案中。因而,在说明书各处所出现的“在一实施方案中”或“在某一实施方案中”并不一定指的是全部属于同一个实施方案;而且,特定的特征、结构或者特性可能以合适的方式结合到一个或多个的具体实施方案中。
图1是现有技术中四晶体管像素(4T)的带局部剖面结构的示意图。在本领域中即为4T有源像素。但是,应该理解,本发明的光电二极管可以用于任何类型的像素,包括但不限于3T、4T、5T、6T或者其它的设计,而且,本发明的光电二极管结构还可以用于连接电荷耦合装置(CCD)成像器。
光电二极管101输出用来调整放大晶体管103的信号。放大晶体管103也被称为源极随偶晶体管(source follower transistor)。在本实施方案中,光电二极管101可以为PIN型光电二极管或者部分PIN型光电二极管。传输晶体管(传输晶体管)105用于将光电二极管101输出的信号传输至浮动节点107(N+掺杂)以及放大晶体管103的门电路处。传输晶体管105被传输门控制。
在积分周期(也称为曝光周期或者积聚周期)内,光电二极管101产生电荷(响应入射光线),这些电荷存储在N-层115内。经过积分周期以后,打开传输晶体管105,并将存储在光电二极管101的N-层115内的电荷传输至浮动节点107。在信号被传输到浮动节点107后,再次关闭传输晶体管105,等待下一次积分周期的开始。
在浮动节点107上的信号随后被用于调整放大晶体管103。最后,地址晶体管109被用来确定像素的位置,并选择性地在列位线111上读出信号。通过列位线111读取信号以后,复位晶体管113将浮动节点107复位到一参考电压。在一实施方案中,该参考电压为Vdd。
如上所述,在积分周期内电子被积聚在N-层115内。积分周期后,通过在传输晶体管105的传输门施加高电压脉冲,将电子(信号)从N-层115传输到浮动节点107。
图2-图6显示了形成本发明光电二极管的方法以及本发明光电二极管的结构。具体地,如图2所示,在半导体基体202顶部上形成光刻胶图样(photoresist pattern)201。在本实施方案中,基体202上形成有传输晶体管的传输门电路205以及复位晶体管的复位门电路207。图2还显示出隔离区203,在一实施方案中为浅沟槽隔离(STI)。光刻胶图样201设有一开口209,以允许n-型(N-)植入进入浅槽隔离203和传输门电路205之间。n-型植入物通常是砷或磷,但也可以是任意的其它n-型植入物。
在一实施方案中,砷植入是在50千电子伏(keV)~300千电子伏的范围内,优选的是100千电子伏~200千电子伏。或者,采用25千电子伏~150千电子伏之间的磷植入,优选的是50千电子伏~100千电子伏。然而,其它的植入能量也同样是适合的。
接这,请参阅图3,采用多步常规步骤,在邻近传输门205与复位门207处形成轻微掺杂的漏极区301;而且,在传输门与复位门上形成侧壁隔片303,并在传输门与复位门之间形成若干N+区域305,同时在复位门207与浅槽隔离203之间也形成若干N+区域305。这些结构以及形成这些结构的步骤,都是现有技术中常用的,这里只是为了描述的完整性而对其作一简单介绍。
再接着,请参阅图4,形成另一光刻胶图样401,并同样设有一个用以暴露光电二极管区域的开口403。利用光刻胶图样401,进行铟掺杂物的植入,以形成p-型(P+)连接层405。在一实施方案中,铟的植入使用了25千电子伏-300千电子伏的能量,优选使用40千电子伏-100千电子伏,而且,掺杂浓度可控制在1e13离子/每平方厘米到5e14离子/每平方厘米之间,优选控制在4e13离子/每平方厘米到2e14离子/每平方厘米之间。但是,应当理解,也可以采用其它的能量和掺杂浓度,这取决于具体的器件特性和其它的设计考虑。
请参阅图5,该实施方案是可任选进行的硼植入501,仍然使用光刻胶图样401作为掩膜。进行硼植入时可以采用乙硼烷(B2H6)或BF2作为掺杂物。这种硼植入可进一步增加剂量和/或产生一个P+连接层的P+缓变结(graded junction)。在一实施方案中,硼植入采用BF2作掺杂物、在5千电子伏到100千电子伏的能量下进行的,掺杂浓度为1e13离子/每平方厘米到5e14离子/每平方厘米;优选地,植入能量为10千电子伏到30千电子伏,掺杂浓度为4e13离子/每平方厘米到2e14离子/每平方厘米。硼和铟的双重植入可使表面轮廓分级,这可使得在靠近表面处产生重掺杂区域(含有铟),以及一个较低级别的硼区域。靠近表面的高浓度的铟可阻挡了耗尽区向上延伸至表面,从而可防止表面缺陷。
最后,请参阅图6,在上述结构上形成一种绝缘体,如氧化物。接着,该氧化物可以通过各种技术进行平整处理,如化学机械打磨(chemical mechanical polishing)或者反蚀刻(etching back)。通常地,在进一步的制造过程中,如形成金属互连结构时,在半导体晶圆上进行各种热处理工艺。热处理工艺对于铟P+层405造成的影响相对最小,因为铟的扩散率较低。结果是铟P+层405保持在紧靠表面处。在采用任选的硼植入的情况下,热处理工艺导致高的扩散性,使硼掺杂物向更远处扩散。
上述内容应理解为:这里所介绍的本发明的具体实施方案只是为了描述本发明,但在不偏离本发明宗旨与范围的情况下可以做出各种变换方案。因此,除权利要求之外,本发明不受任何限制。

Claims (13)

1、一种像素,其包括一设在半导体基体内的光电二极管,该光电二极管为形成于P-型区域内的N-区域,而且该光电二极管进一步包括一位于所述半导体基体表面且位于所述N-区域上方的P+连接层,该P+连接层是在所述半导体基体内植入铟而形成的。
2、如权利要求1所述的像素,其中,所述的P+连接层是由铟与硼的双重植入而形成的。
3、如权利要求1所述的像素,其中,所述的铟植入的剂量在1e13离子/每平方厘米到5e14离子/每平方厘米之间。
4、如权利要求1所述的像素,其进一步包括:
一设在所述光电二极管与一浮动节点之间的、可选择性地将信号从所述光电二极管传输至所述浮动节点的传输晶体管;以及
一被所述浮动节点控制的放大晶体管。
5、如权利要求1所述的像素,其进一步包括一可将所述浮动节点恢复到一参考电压的复位晶体管。
6、如权利要求1所述的像素,其中,所述的像素集成于一CCD图像传感器中。
7、如权利要求1所述的像素,其中,所述的像素集成于一CMOS图像传感器中。
8、如权利要求7所述的像素,其中,所述的像素为3T、4T、5T、6T或7T结构。
9、如权利要求2所述的像素,其中,所述的硼植入的剂量在1e13离子/每平方厘米到5e14离子/每平方厘米之间。
10、一种在P-型半导体基体内形成光电二极管的方法,所述光电二极管是形成于所述P-型半导体基体内的N-区域,该方法包括:
在所述的半导体基体内植入N型掺杂物;以及
在所述N型掺杂物顶部上,向所述的半导体基体内植入铟掺杂物,形成P+连接层。
11、如权利要求10所述的方法,其中,所述的P+连接层是由铟与硼的双重植入而形成的。
12、如权利要求10所述的方法,其中,所述的铟植入的剂量在1e13离子/每平方厘米到5e14离子/每平方厘米之间。
13、如权利要求11所述的方法,其中,所述的硼植入的剂量在1e13离子/每平方厘米到5e14离子/每平方厘米之间。
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