CN1838317A - 存储器电路中用于定义等待时间的装置 - Google Patents

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Abstract

本发明的主题是用于定义时钟控制存储器电路(1)中特定操作开始之后到下一操作开始之间应等待的时间的装置，具有排列在存储器电路(1)内的计时器，该计时器在该特定操作开始时被接通并允许在经过特定时间段后开始下一操作。本发明的特征在于，该计时器为数字计数器(51)，该计数器在接通之后计数从时钟信号(CLK)得出的周期计数脉冲，从而在计数到预期数目的这些脉冲时立即发出等待时间结束的信号；以及，在存储器电路(1)内提供等待时间调整设备(M6：10)，且可通过存储器电路的外部连接而访问该等待时间调整设备，从而设置预期数目的计数脉冲。本发明的一个优选应用领域为设置DRAM模块中的等待时间tRAS。

Description

存储器电路中用于定义等待时间的装置
技术领域
本发明通常涉及数据存储器电路，根据本发明权利要求1的前序部分，本发明特别涉及用于定义存储操作之后必须遵守的等待时间的装置。本发明的一个优选应用领域为数字RAM模块(可被写入和读出的存储器，对编址的存储器单元具有随机直接访问的能力)，特别是在计算机中用作主存储器或图像存储器的动态RAM(DRAM)或同步动态RAM(SDRAM)，尽管这不是本发明的唯一应用领域。
背景技术
数字数据存储器电路包括大量的可寻址存储器单元、用于解码外部指令的指令解码装置、以及用于控制或初始化操控存储器电路的操作的控制装置，它们在各种情形中都是已解码指令的函数。数据存储器电路的操作特别包括将数据写入选择性编址的存储器单元或从该单元读取数据。原则上，写访问和读访问包括在各个编址存储器单元和存储器电路的数据连接之间建立数据链路，这通常包括闭合覆盖整个存储器单元阵列的控制和数据线网络中的选定电子开关。各个写或读过程包括多个单独操作的序列，对于绝大多数传统存储器电路的情形，通过外部控制器施加相关的操作指令。通常，该控制器“了解”存储器电路的规格，因此从开始就大概“知道”执行操作指令的耗时以及它因此必须在等待多长时间之后发送新指令，所述新指令终止已经被指示的操作。
然而，该控制器可能不与该存储器电路的规格精确匹配，过早地发出新指令。对于这种情形，新指令不应被随后执行，至少当前一个操作处于“关键时刻”时不应执行该新指令，其中的“关键”是指前一指令的提早结束会导致后续操作的错误或者甚至导致存储器内容的永久错误。此外，在一些存储器电路中，某些特定的操作程序是由控制器通过指令启动的，这些操作程序随后以内部控制操作序列的形式发生。同样地在这种情形中，在内部启动下一个操作之前必须等待成功完成某一操作。
如果无法检测到或用信号表达一操作的成功完成(或者如果该检测或信号表达太复杂或者非常耗时)，则优选使用计时器，其中通过启动一“关键”操作而触发该计时器且该计时器允许在限定的时间间隔之后开始或启动后续操作。这是DRAM模块中的现有技术，特别是定义对编址单元的访问操作开始到后续的复位操作之间的等待时间“tRAS”来讲，该技术是精确的，这将在下文中得到解释。
对于传统DRAM模块的情形，单个域或段内的存储器单元分别排列成矩阵形式的行和列。各个单元具有相关的控制线，该控制线称为“字线”；各个列具有相关的读出线(sense line)，该读出线称为“位线”，各个单元通常含有两个核(core)并通向和关联列相关的放大器。这些放大器称为“读取放大器”或“读出放大器”，尽管这些放大器不仅放大待读出的数据还放大将要写入的数据。通过基于行地址而激励关联字线，由此启动对单元的访问，其结果为关联行内所有单元的开关都被闭合(也就是说这些开关被接通)，从而通过位线将这些单元连接到读取放大器。详细地，单元中的电荷在这个过程中被驱散到位线，至此对位线施加了共用的“预充电电势”。单元电荷的放电导致位线核中的一个核上的电势相对于保持在预充电电势的另一个位线核增大或减小。读取放大器检测位线对上各个电势差并放大这些电势差，使得具有较低电势的位线核被改变到存储器单元阵列的“低”(地)电势“L”，具有较高电势的位线核被改变到存储器单元阵列的“高”电源电势“H”。这导致了在各单元检测到的信息以放大的形式被写回到各单元，这样使得各单元得到更新。
在实际的读取或写入操作期间，在前述的激励过程之后，读取放大器受列地址信息控制而被选择性地连接到DRAM模块的数据连接。在读取期间，读取放大器中被锁住(即所谓的被保持)的数据在该数据连接处流出；在写入期间，使用在该数据连接处输入的新数据改写在读取放大器中被保持的数据，这些数据因此通过位线而被传输到存储器单元。
字线激励以及读取放大器的放大这一整个过程需要耗费某一最少量的时间，使用规格参数tRAS描述这一时间。如果不引入对这一时间的等待，例如过早开始随后的“预充电”操作(即对位线的预充电)，则会导致出现数据丢失。为了排除这种风险，在字线激励时激励tRAS计时器，该计时器直到已经产生单元的完全充电状态为止才允许执行该预充电或对其初始化。
在现有技术中，排列在DRAM模块中的tRAS计时器为模拟计时器，该计时器的延迟时间受RC电路的时间常数支配。模块制造过程中的工艺参数波动以及模块工作过程中诸如温度和电压的参数的波动会同时导致存储器单元阵列中实际tRAS时间和tRAS计时器的实际延迟时间的波动。为此，这种计时器在过去被设计成具有考虑到最差情形时的超前时间(leadtime)，也就是说，这确保了在计时器可能波动范围的下端的延迟时间仍大于最长的可能的实际tRAS时间。
该技术的缺点为，tRAS计时器实际上永远无法和瞬时条件最佳匹配。由于前面提及的超前时间，计时器的延迟时间在绝大多数实际情形中要远大于实际tRAS时间，使得预充电操作的推迟时间大于实际需要的推迟时间。这会导致DRAM模块的工作速度降低。
前述DRAM模块中的激励过程仅仅是旨在数据存储器中发生且任何时刻不应被后续操作的初始化所中断或干涉的过程或操作的示意性示例。这里正在讨论的操作类型取决于数据存储器电路的各种类型，这些操作之间的必须遵守的等待时间也是如此。如果使用和前述的tRAS计时器相似的计时器以遵守各个等待时间，这会导致和前述缺点相同的缺点。
发明内容
本发明的目标是设计用于定义一存储操作之后必须遵守的等待时间的装置，使得该等待时间可以容易地与瞬时条件匹配。根据本发明，通过权利要求中规定的特征实现了该目标。
本发明因此被实施成用于定义时钟控制存储器电路中特定操作开始之后到下一操作开始之前应等待的时间的装置，该存储器电路含有计时器，该计时器在该特定操作开始时被接通并允许在经过特定时间段后开始下一操作。本发明的特征在于，该计时器为数字计数器，该计数器在接通之后计数从时钟信号得出的周期计数脉冲，从而在计数到预期数目的这些脉冲时立即发出等待时间结束的信号；以及，在存储器电路内提供等待时间调整设备，且可通过存储器电路的外部连接而访问该等待时间调整设备，从而设置预期数目的计数脉冲。
本发明利用了这一事实，即，存储器电路中的时钟信号提供了一种和工艺、温度、及电压的波动无关的时间标准。根据本发明为了操作脉冲计数器使用这个时间标准，将该计数器变成这样的计时器，即首先其延迟时间和前述波动无关，其次可以容易将该计时器设置成各个预期值。简单地通过恰当设置计数器发出等待时间结束所需计数的脉冲数目，由该计时器定义的等待时间因此可以最佳地匹配各种瞬时条件。当然，在这种情况下，必须考虑到对于存储操作所选择的时钟信号频率，该频率通常是精确地已知的。通过试验可以经验地发现使用根据本发明的装置对等待时间的最佳设置。可以在使用之前和/或在使用期间有规律地暂停而执行这些试验。
本发明的具体实施例在从属权利要求中得到表征。下面将参考附图更详细地描述示例实施例。
附图说明
图1示出了具有根据本发明定义tRAS等待时间的装置的第一实施例的DRAM模块的设计的部分视图；
图2示出了具有根据本发明定义tRAS等待时间的装置的第二实施例的DRAM模块；
图3示出了用于设定图2所示实施例的等待时间所需信息的代码表。
具体实施方式
在图1和2中，相同或相似的元件分别使用相同的大写字母表示，各个大写字母中的下标用于更详细的识别。在下述描述中，这些数目之间的冒号“：”代表单词“到”。因此，例如“A1：15”应读成“A1到A15”。
图1阐述了集成在芯片上的DRAM模块1的元件。用区块20代表大量的数据存储器单元。连接到单元区块20并用于对存储器单元进行选择性写入和读取访问的控制装置用区块30表示。
DRAM模块1具有多个外部连接，这些外部连接也称为“引脚”，工作期间这些引脚可通过连接线而连接到控制器(未示出)的相应连接。该图示出了：用于系统或基本时钟信号CLK的“时钟引脚”，用于四个并行指令位C0：3的“指令引脚”，用于十六个并行地址位A0：15的十六个“地址引脚”，用于多个并行数据位流和附带的数据选通信号(整体上用“D”表示)的一组“数据传输引脚”。
控制器发出的指令位C0：3形成4位的并行代码字，且这些指令位在DRAM模块1内被指令解码器10解码，从而激励各种情形中的多个指令线11之一(为代码字的位模式的函数)。出于历史的原因，四个指令位C0：3通常称为CS、RAS、CAS、WE。在时钟信号CLK的各个时钟周期内，控制器发送部分选定的指令代码字，该指令代码字是为DRAM模块某些操作提供指令的操作指令，或者是意思为“无操作”的所谓“NOP”指令(无操作)。该操作指令还包括激励指令ACT，该指令已经在上文中提及，其导致将已寻址存储器单元连接到关联的读取放大器的激励信号；该操作指令还包括指令“设置模式寄存器”或简写为MRS，用于激励设定DRAM模块的工作参数的过程。
为了将位数据流和选通信号输入RAM模块1或从该模块输出，各个数据传输引脚连接到关联接收驱动器12的输入和关联输出驱动器13的输出(为了说明清楚，将前面已经提及的驱动器对以及关联线的D引脚的整体并行排列示成总线形式)。驱动器12、13都具有控制连接(未示出)从而响应指令解码器10所解码的写入指令而激励接收驱动器12，使得驱动器将接收到的数据位流和选通信号发送到关联的内部数据/选通线DL。所有的输出驱动器13都响应于这一个读取指令而被激励，从而将数据流以及附带的选通信号发送给控制器，其中在RAM模块中已经通过数据线DL读取了该数据流。
响应于地址位A0：15并通过控制装置30以已知的方式选择数据存储器单元(写入数据将被写入该数据存储器单元或者将从中读出读取数据)，其中由控制器在适当的时间(和施加激励指令ACT的时间同步)施加这些地址位。地址位引脚的特定子集用于库寻址(bankaddressing)，其它地址位引脚用于行和列寻址。行和列地址位通过地址总线AL传递到控制装置30，这些行和列地址位在行和列地址解码器中被解码。
在DRAM与控制器之间不传输数据的工作期间，地址引脚和/或数据传输引脚可用于输入控制信息以调整DRAM模块1的各种工作参数。对于这里所描述的示例的情形，该地址引脚用于该目的。通过地址引脚输入的且又称为“模式信息”的控制信息通常被传输到所谓的模式寄存器，该控制信息被存储在模式寄存器内。为此，该十六个地址引脚中的每个引脚分别连接到模式寄存器40内十六个单元M0：15的各个相关示例的数据输入，其中该模式寄存器的触发器或设置连接被连接到当接收到“设置模式寄存器”指令(MRS指令)就被激励的指令解码器10的指令线。16个单元的模式寄存器11因此接收该模式信息，其中该模式信息包括16位并在收到MRS指令时被应用于地址引脚。该16个模式寄存器单元M0：15的16个输出因此产生该信息的图像。
到目前为止所描述的DRAM模块1的特征是通常已知的。下述正文描述本发明可以如何应用于诸如该DRAM模块的存储器模块，特别是使用定义初始化单元访问和后续预充电之间所必须遵守的tRAS等待时间的示例进行该描述。
正如上文中所进一步解释的，通过激励指令ACT而初始化对编址存储器单元的访问操作，该激励指令通过控制装置30激励各编址单元的字线。该指令ACT启动一计时器，其中根据本发明，由数字脉冲计数器51形成该计时器。在所示情形中，该脉冲计数器为二进制计数器，该计数器向上计数并使用和n位二进制数相对应的n位字代表该计数。
在图1所示的实施例中，n＝5，也就是说，使用计数器51的五个输出连接20…24处的5位字将各个计数表示成5位二进制数。在DRAM模块1的初始化时，计数器51通过其复位输入R而被设置成零计数。使用边沿触发设置/复位触发器(RS触发器)52接通和切断计数器51，且其Q输出连接到计数器51的接通连接EN。该触发器的设置输入S连接到指令解码器10的输出线11ACT，该指令解码器的有效输出(该线上的“高”电势或逻辑值“1”)则发出激励指令ACT的信号。因此当出现该激励指令时，计数器51被接通，且在该时间之后，计数器51计数被施加到其计数输入CN的时钟信号CLK的脉冲。
出现在计数器51的计数输出20…24的该计数被提供到比较器53的一侧，对比较器53的另一侧施加预选定的数值。该数值是这样选择的，即其表示和预期tRAS时间相对应的时钟周期数目。一旦计数器的计数达到该数值，比较器53将信号PRE切换到有效电平(“高”逻辑电势“1”)。相关信号沿(flank)通过其连接R将计数器51再次复位到零，此外还复位触发器52，从而再次切断计数器51。信号PRE的有效电平通过控制装置30启动或者使能该预充电的初始化。就处理出于此目的的PRE而言，这取决于DRAM模块1的实际指令结构：
对于具有“外部指导预充电”的指令结构，该控制器发送一预充电指令，该指令通常通过指令解码器10将预充电指令线11PRB切换到作用电平，从而初始化该预充电。然而，如果该指令在经过tRAS等待时间之前出现，必须将该指令当作“非法”指令而忽略掉，或者必须将该指令的执行推迟到时间tRAS结束。为此可在指令解码器10中提供特殊的禁止电路(未示出)，该电路可防止信号PRE在比较器53的输出处变为无效之前激励指令线11PRB。通过从比较器输出经由反相器14到达指令解码器10的禁止输入INH的连接，在图1中用虚线表示该选项。
对于采用“自动预充电”的指令结构，没有来自控制器的预充电指令，相反一旦已经经过tRAS时间，则总是自动执行该预充电。在这种选项中，通过分离的连接线15(如图1中虚线所示)或利用比较器输出到预充电指令线11PRB(如果存在该指令线)的连接，来自比较器53的输出信号PRE被直接施加到控制装置30。
通过模式寄存器40在比较器53设置tRAS时间的预期数值。为此，在所示情形中，出于这个目的使用寄存器中的m＝5个单元M6：10，从而通过DRAM模块1的相关地址连接而记录五个位A6：10。其它十一个寄存器单元M0：5和M11：15以及DRAM模块1的相关地址连接可用于任何其它预期模式设置。
在图1所示实施例中，作为二进制数的这五个位A6：10直接代表tRAS时间的预期数值，并直接被施加到比较器53，从而将其和计数器51的五位计数进行比较。这是本发明的最简单实施例，并允许在各种情形下将tRAS设置精细地(32级)分割成一个时钟周期的单个步长。另一方面，在这种情形中，必须保留用于tRAS设置的所有寄存器单元以供该调整过程专用。
图2示出了采用本发明一实施例的DRAM模块1，其中该寄存器单元和用于tRAS设置的地址连接可备选地用于其它模式设置。图2中所有使用和图1相同附图标记表示的元件的工作方式和参考图1所描述的工作方式相同。在下文中将仅描述与图1所示实施例的不同之处。
图2所示实施例是基于这样的思想，即tRAS的调整范围无需将范围下端扩展到数值零但仅扩展到一有限的最小值，且调整的等级无需和计数器数值的等级一样精细。因此，当计数器的计数范围为0至2n时，使用比2n子刻度更粗糙的数值尺度来设置比较器的tRAS时间就足够，例如使用只包括计数器的每隔一个(或每隔两个等)计数的数值尺度。如将在下文中描述的，这将为使用模式寄存器40的单元开辟一备选的途径。
根据图2，使用调整解码器54以设置比较器53的tRAS时间，且该解码器根据图3所示的编码表对来自模式寄存器40的五个位A6：10进行解码。选择位A6：10总共为2m＝32的可能模式的特定子集，从而选择在比较器53相应大的不同tRAS数值的集合。如图3所示，在所示示例中，为此目的选择了位A6：10的23个模式，特别地从数字0至31(二进制00000至11111)的全集中选择和数字1至23(二进制00001至10111)相对应的23个模式。解码器65被设计成使得将这23个不同模式转变或者“映射”成输出连接B0：5处的23个不同输出模式，该输出模式对应于23个不同的数值，这23个不同的数值将从最小数字Zmin扩展到最大数字Zmax的数字范围分割成23个步长。Zmin为tRAS的最小数值，Zmax为tRAS的最大数值。在所示示例中，Zmin＝3，Zmax＝47，这23个数值的等级(间隔)是均匀的(线性映射函数)，该间隔为2，使得可以产生用于tRAS设置的数值1、3、5、…47。这仅仅为一个示例，可以选择不同的间隔，且该映射函数还可以是非线性的。
将tRAS数值从解码器54以二进制数字位提供给比较器。
n＝INT[ld(Zmax)]
需要多个位表示二进制数字，即Zmax的以2为底的对数的整数部分。对于所示Zmax＝47的示例，n因此等于6。在解码器54的六个输出B0：5产生这六个位，且这六个位被施加到比较器53，该比较器的另一侧接收计数器51所计数的脉冲数目的二进制数字表示，准确地该数字为这个计数器的n＝6位输出20：25。一旦该计数和由位B0：5所代表的tRAS数值匹配，则比较器53的输出PRE变为有效电平。以和上面结合图1所描述的相同方式执行所有后续过程(复位以及切断计数器51和信号PRE的进一步使用)。
如前所述，对于图2中所示的实施例的情形，只有被输入模式寄存器40的位A6：10的2m＝32个可能模式的子集被用于设置tRAS时间。这些模式在下文中称为“时间值位模式”；在图3的表格中所示的示例情形中，存在23个位模式00001(十进制1)至10111(十进制23)。存在九个剩余的位模式0000(十进制0)和1100至1111(十进制24至十进制31)，在下文中这些位模式称为“保留位模式”，这些保留位模式可用于其它备选模式设置。
为了设置备选工作模式，解码器54被提供有附加输出S0：4。解码器被设计成使其保持所有这些附加输出为逻辑值0，除非该解码器没有接收到来自模式寄存器40的任何保留位模式。然而，如果解码器54接收任一该保留位模式，则该解码器中断数字计数和比较电路51、53的操作并在附加输出S0：4产生DRAM模块1的其它备选工作模式的设置信息。
在所示示例中，如图3中的表格所示，当解码器54接收到来自模式寄存器40的任一保留位模式时，该解码器54将用于tRAS数值的六个输出B0：5设置成000000。可以使用该信息，从而通过接收位B0：5的或非门55而保持计数和比较电路51、53无效。该或非门的输出可连接到比较器53的禁止输入INH，从而在位B0：5全部等于零时保持比较器无效。此外，或非门55的反相输出可连接到与门56的输入，该与门56连接在触发器52的设置输入S的上游，从而防止对该触发器的设置并因此防止在位B0：5都等于0时计数器51被接通。
位A6：10以及附加解码器输出S0：4的九个保留位模式可随后用于不同的备选模式设置。如图3所示，解码器54可设计成，在接收到各个保留位模式时启动输出S0，从而选择二进制计数器51之外用于定义tRAS时间的不同装置，例如传统的RC计时器60，如图2所示，其中由指令ACT启动该计时器且该计时器在其延迟时间结束时使信号PRE变为有效。其余的输出S1：4随后以4位字XXXX的形式，将附加设置信息从九个可能的信息项提供给控制装置30，具体取决于这九个可能的保留位模式中的哪个被输入到模式寄存器40的单元M6：10。
作为一个优选应用的示例，已经结合tRAS时间的设置描述了本发明。然而，本发明不限于这个应用，还可以用于设置其它等待时间。同样地，所述实施例所选择的设计应被看作仅仅是示例，且可以根据需要而改变。通过示例的方式，调整过程的预期细度以及等待时间数值调整范围的最大量值决定了该调整过程所需的位数或模式寄存器单元数目m的大小以及该调整过程使用的时间值位模式(与保留位模式数目相比)的比例的大小。
用于等待时间调整的数值反过来取决于计数脉冲的重复频率有多高。这些脉冲可从时钟信号CLK的上升沿或下降沿得出，使得其重复频率对应于时钟频率。这些脉冲还可从时钟信号CLK的上升沿和下降沿得出，使得其重复频率等于时钟频率的两倍。如果需要，还可以使用倍频器或分频器(没有示出)。
在本发明的一个备选实施例中，用作计时器的该脉冲计数器可被设计和连接成使得，在开始时或开始之前被设成选定的数值，并在接收到计数脉冲时开始倒计数从而在达到零计数时发出等待时间结束的信号。

Claims (5)

1.用于定义时钟控制存储器电路(1)中特定操作开始之后到下一操作开始之间的等待时间的装置，具有排列在存储器电路(1)内的计时器，该计时器在该特定操作开始时被接通并允许在经过特定时间段后开始下一操作，该装置的特征在于，
该计时器为数字计数器(51)，该计数器在接通之后计数从时钟信号(CLK)得出的周期计数脉冲，从而在计数到预期数目的这些脉冲时立即发出等待时间结束的信号，
以及，在存储器电路(1)内提供等待时间调整设备(M6:10)，且可通过存储器电路的外部连接而访问该等待时间调整设备，从而设置预期数目的计数脉冲。
2.根据权利要求1的装置，存储器电路(1)为包括模式寄存器(40)的RAM模块，通过外部连接可访问该模式寄存器，且该模式寄存器具有多个寄存器单元(M0:15)以存储调整信息，其特征在于，
选择该模式寄存器(40)的一组m个单元(M6:10)以存储m位字(A6:10)，该m位字(A6:10)包括用于设置预期数目的计数脉冲的等待时间设置信息。
3.根据权利要求2的装置，表示等待时间设置信息需要且仅需要m位，其特征在于，
只使用2m个可能位模式中的选定子集内的相关m位模式代表各个等待时间设置信息单元，
为该m位字提供解码装置(54)，当该m位字包括选定子集的位模式时该解码装置解码用于设置预期数目的计数脉冲的等待时间设置信息，且该解码装置响应于不属于该选定子集的m位模式而选择备选工作模式。
4.根据任一前述权利要求的装置，存储器电路(1)包括大量的存储器单元(20)，可以选择该存储器单元作为地址信息的函数，从而在各种情形下响应于激励信号(ACT＝“1”)而将其连接到关联读出线，将该线上的电势从初始选择的预充电电势改变为代表所存储的数据项的值，并将该电势应用于读取放大器，该装置的特征在于，
可以由激励信号的开始而接通该计数器(51)，直到计数到选定数目的脉冲时才产生将读出线切换回到预充电电势所需的条件(PRE＝“1”)。
5.权利要求4中所述的装置，其特征在于，当计数器(51)计数到选定数目的脉冲时立即将读出线切换回到预充电电势。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113271859A (zh) * 2019-01-18 2021-08-17 美国西门子医疗系统股份有限公司 用于悬臂结构的单轴谐波吸收器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8006114B2 (en) * 2007-03-09 2011-08-23 Analog Devices, Inc. Software programmable timing architecture
CN111026258B (zh) * 2019-12-10 2020-12-15 深圳云天励飞技术有限公司 处理器及降低电源纹波的方法
CN115602222A (zh) * 2021-07-09 2023-01-13 长鑫存储技术有限公司（Cn） 一种编译方法、编译电路、模式寄存器和存储器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0142795B1 (ko) * 1994-12-01 1998-08-17 문정환 디램 리프레쉬 회로
JP3405651B2 (ja) * 1997-02-27 2003-05-12 株式会社東芝 不揮発性半導体記憶装置
US5907857A (en) * 1997-04-07 1999-05-25 Opti, Inc. Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
JP2001034530A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp マイクロコンピュータおよびメモリアクセス制御方法
KR100327591B1 (ko) 1999-12-21 2002-03-15 박종섭 프로그래머블 셀프리프레쉬 기능을 갖는 동기식 디램
US7092265B2 (en) * 2002-11-14 2006-08-15 Fyre Storm, Inc. Switching power converter controller

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113271859A (zh) * 2019-01-18 2021-08-17 美国西门子医疗系统股份有限公司 用于悬臂结构的单轴谐波吸收器

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