CN1815717A - 半导体元件及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims description 56
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 230000004888 barrier function Effects 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims description 48
- 238000005516 engineering process Methods 0.000 claims description 25
- 238000009413 insulation Methods 0.000 claims description 25
- 230000003647 oxidation Effects 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 11
- 239000000428 dust Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 238000003860 storage Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 230000001590 oxidative effect Effects 0.000 abstract 2
- 230000008719 thickening Effects 0.000 abstract 1
- 230000008569 process Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000010354 integration Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
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- Non-Volatile Memory (AREA)
Abstract
一种半导体元件的制造方法，此方法先提供一包括有存储单元区与高压电路区的基底。然后，在基底的两个区域中形成第一、第二源极/漏极区。接着，在基底上依序形成氧化层、第一导电层以及顶盖层。之后，于存储单元区中定义出浮置栅极，并移除高压电路区中的顶盖层与第一导电层。接下来，增厚暴露出来的氧化层。继而，移除顶盖层，再于暴露的浮置栅极表面形成阻挡层。之后，在基底上形成第二导电层，并且于高压电路区中定义出栅极，于存储单元区中定义出控制栅极。本发明将存储单元与高压元件的工艺结合在一起的方法不需增加光致抗蚀剂数，因此能缩短制造流程，降低制造成本。
Description
技术领域
本发明涉及一种集成电路的制造方法，特别是涉及一种半导体元件及其制造方法。
背景技术
非挥发性存储器(Non-Volatile Memory)因其电路设计，所存入的记忆或数据不会因电源供应的中断而消失，数据可以进行多次的存入、读出与清除的动作，且其具有体积小、存取速度快及耗电量低的优点，市场上对之有相当的需求。然而目前现有的与高压元件工艺整合的非挥发性存储器为单层多晶硅一次可编程元件。此种单层多晶硅一次可编程元件因其构造与一般高压元件较相似，在工艺的整合上较为容易，为一般业界所习用。但单层多晶硅一次可编程元件因其容忍性低，可重复使用的次数不高，使用者仅得存取约数十次左右，很明显地，无法顾及产业上的需求。
至于传统可擦除可编程的只读存储器虽然可存取的次数较多，但由于存储单元需要形成两层的多晶硅层，以分别作为浮置栅极及控制栅极之用，存储单元的两层多晶硅层与其它电路区中的高压元件栅极间有高度差，因此两者的工艺整合难度高，业界向来未将两者的工艺整合，纵使要将存储器与高压元件形成于同一芯片之上，往往需要额外数道光致抗蚀剂，因此程序繁复，拉长总体制作时间，制造成本因而无从降低。
发明内容
有鉴于此，本发明的目的就是在提供一种半导体元件的制造方法，使得可擦除可编程的只读存储器与高压元件的制造过程得以整合，且无须增加光致抗蚀剂数。
本发明的另一目的是提供一种半导体元件的制造方法，此方法除了可以解决现有的可擦除可编程的只读存储器无法与高压元件无法整合的问题，还可以将低压元件或他种半导体元件与前两者的工艺相整合，提高制造效率。
本发明的又一目的是提供一种半导体元件，此种用于高压元件内的存储器重复存入与抹除的次数得以增加，并且使储存的数据得以长久保存。
本发明提出一种半导体元件的制造方法，此方法先提供基底，此基底包括存储单元区以及高压电路区。接着，在存储单元区的基底中形成第一源极/漏极区，并且在高压电路区的基底中形成第二源极/漏极区。然后在基底上依序形成氧化层、第一导电层以及顶盖层。继之，图案化顶盖层及第一导电层，以于存储单元区中定义出一浮置栅极，且同时移除高压电路区中的顶盖层与第一导电层。接下来，进行氧化工艺，以使暴露出的氧化层增厚。之后，移除存储单元区的顶盖层，然后在暴露出来的浮置栅极表面形成阻挡层。然后在基底上形成第二导电层，覆盖住氧化层以及阻挡层。接着图案化第二导电层，以于高压电路区中定义出栅极，并于存储单元区中定义出控制栅极。
依照本发明的优选实施例所述的半导体元件的制造方法，上述于形成第一与第二源极/漏极区之前，还包括在基底中形成高压井区。
依照本发明的优选实施例所述的半导体元件的制造方法，上述形成在第一导电层底下的氧化层的厚度是介于50埃至150埃。
依照本发明的优选实施例所述的半导体元件的制造方法，上述增厚的氧化层厚度是介于700埃至1000埃。
依照本发明的优选实施例所述的半导体元件的制造方法，上述增厚的氧化层覆盖住浮置栅极的侧壁。
依照本发明的优选实施例所述的半导体元件的制造方法，上述氧化工艺包括热氧化工艺。
依照本发明的优选实施例所述的半导体元件的制造方法，上述阻挡层的材料包括氧化硅。
依照本发明的优选实施例所述的半导体元件的制造方法，上述控制栅极的尺寸大于浮置栅极的尺寸。
本发明提出另一种半导体元件的制造方法，首先提供基底，基底包括有存储单元区、高压电路区以及低压电路区。之后，于存储单元区的基底中形成第一源极/漏极区，并且在高压电路区的基底中形成第二源极/漏极区。接着，在基底上依序形成氧化层、第一导电层以及顶盖层。继而，图案化顶盖层以及第一导电层，以于存储单元区中定义出浮置栅极，并移除高压电路区中的顶盖层与第一导电层，且保留低压电路区中的顶盖层与第一导电层。接下来，进行氧化工艺，以使暴露出来的氧化层增厚。之后，移除顶盖层与低压电路区中的第一导电层以及氧化层。下一步，在浮置栅极的暴露的表面形成阻挡层，并于低压电路区中的基底上形成栅绝缘层。然后，在基底上形成第二导电层，覆盖住栅绝缘层、氧化层以及阻挡层，图案化第二导电层，以于存储单元区中定义出控制栅极，于高压电路区中定义出第一栅极，并于低压电路区中定义出第二栅极。
依照本发明的优选实施例所述的半导体元件的制造方法，上述于形成第一与第二源极/漏极区之前，还包括在存储单元区以及高压电路区的基底中形成一高压井区。
依照本发明的优选实施例所述的半导体元件的制造方法，上述形成在第一导电层底下的氧化层的厚度是介于50埃至150埃。
依照本发明的优选实施例所述的半导体元件的制造方法，上述增厚的氧化层厚度是介于700埃至1000埃。
依照本发明的优选实施例所述的半导体元件的制造方法，上述增厚的氧化层覆盖住浮置栅极的侧壁。
依照本发明的优选实施例所述的半导体元件的制造方法，上述存储单元区中阻挡层的材料与低压电路区中栅绝缘层的材料相同。
依照本发明的优选实施例所述的半导体元件的制造方法，上述存储单元区的控制栅极的尺寸大于浮置栅极的尺寸。
依照本发明的优选实施例所述的半导体元件的制造方法，上述于形成第二栅极之后，还包括在低压电路区的基底中形成第三源极/漏极区。
依照本发明的优选实施例所述的半导体元件的制造方法，上述氧化工艺包括热氧化工艺。
本发明提出一种半导体元件，此半导体元件包括基底、第一源极/漏极区、第二源极/漏极区、第一栅绝缘层、第二栅绝缘层、浮置栅极、控制栅极、阻挡层以及栅极。其中基底具有存储单元区以及高压电路区。第一源极/漏极区是配置在存储单元区的基底中。而第二源极/漏极区则配置在高压电路区的基底中。此外，第一栅绝缘层是配置在存储单元区中的基底上。至于第二栅绝缘层是配置在高压电路区中的基底上，其中第二栅绝缘层的厚度大于第一栅绝缘层的厚度。另外，浮置栅极是位于第一栅绝缘层上。而控制栅极是位于浮置栅极上方，其中控制栅极的尺寸大于浮置栅极的尺寸。此外，阻挡层是配置于浮置栅极与控制栅极之间。而栅极则配置在第二栅绝缘层上。
依照本发明的优选实施例所述的半导体元件，上述第一源极/漏极区与第二源极/漏极的深度以及浓度皆相同。
依照本发明的优选实施例所述的半导体元件，上述基底还包括低压电路区，且低压电路区中包括配置有多个低压元件。
本发明可将存储单元与高压元件的工艺整合在一起，且不需增加光致抗蚀剂数，因此能缩短制造流程，降低制造成本。此外，本发明还可以将低压元件或是其它逻辑元件与存储单元与高压元件的工艺相整合。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。
附图说明
图1A至图1G是依照本发明的一优选实施例的一种半导体元件的制造流程剖面示意图。
图2是依照本发明的一优选实施例的一种半导体元件的构造剖面图。
简单符号说明
100：基底
101：高压井区
103：隔离结构
102：存储单元区
104：高压电路区
106：低压电路区
110a、112a、114a：源极区
110b、112b、114b：漏极区
122、122a：氧化层
124、124a、140：导电层
126、126a：顶盖层
130：阻挡层
122b、132：栅绝缘层
124a：浮置栅极
142：控制栅极
144、146：栅极
具体实施方式
图1A至图1G是绘示依照本发明一优选实施例的一种半导体元件的制造流程剖面图。
请参照图1A，本发明的半导体元件的制造方法为先提供基底100，此基底100具有存储单元区102、高压电路区104以及低压电路区106。其中基底100的材料例如是硅基底，配合所欲形成的半导体元件型态，基底100例如是P型硅基底或N型硅基底。之后，在基底100上形成隔离结构103，以定义出许多有源元件区(未绘示)，并且将存储单元区102、高压电路区104、低压电路区106隔离开来。这些隔离结构103例如是以区域氧化(LOCOS)工艺所形成的场氧化层或是图中所绘示的浅沟槽隔离结构(Shallow TrenchIsolation)。
在一优选实施例中，在形成隔离结构103之前或之后，还包括在存储单元区102与高压电路区104的基底100中形成高压井区101，其形成的方法例如是进行离子注入，其中高压井区101中例如是注入P型离子或N型离子，其视所欲形成的元件的型态而定。之后，在存储单元区102的基底100中形成第一源极区110a与第一漏极区110b，并且在高压电路区104的基底100中形成第二源极区112a与第二漏极区112b。其中，源极区110a、112a与漏极区110b、112b的形成方法例如是进行离子注入工艺，并且藉由热工艺，使注入的杂质扩散。在一优选实施例中，第一源极/漏极区110a、110b以及第二源极/漏极区112a、112b是在同一个步骤所形成，因此这两个源极/漏极区的深度以及浓度皆相同。
然后，在基底100上依序形成氧化层122、第一导电层124以及顶盖层126，其中于存储单元区102中的氧化层122后续会用来作为第一栅绝缘层。在一优选实施例中，氧化层122的形成方法例如是热氧化工艺、化学气相沉积工艺或是进行其它合适的工艺。在一优选实施例中，所形成的氧化层厚度例如是介于50埃至150埃之间。而第一导电层124的材料例如是多晶硅或其它合适的导电材料，其形成方法例如是进行化学气相沉积工艺。至于顶盖层126的材料例如是氮化硅或其它合适的的介电材料，其形成方法例如是化学气相沉积工艺。
继之，请参照图1B，图案化顶盖层126及第一导电层124，以形成图案化的顶盖层126a与图案化的导电层124a，并移除高压电路区104中的顶盖层126与第一导电层124，其中于存储单元区102中所留下的导电层124a便是浮置栅极。图案化顶盖层126及第一导电层124，使得高压电路区104中的顶盖层126与第一导电层124亦随之移除的方法，并且使低压电路区106中的顶盖层126a与第一导电层124a保留下来，例如是进行光刻工艺与蚀刻工艺。
然后，请参照图1C，进行氧化工艺，以使暴露出的氧化层122增厚。此增厚的氧化层122a的形成方法例如是热氧化工艺，所形成的增厚的氧化层122a厚度例如是介于700埃至1000埃之间。在一优选实施例中，存储单元区102中的增厚的氧化层122a覆盖住浮置栅极124a的侧壁。
接下来，请参照图1D，移除存储单元区102中的顶盖层126a与低压电路区106中的顶盖层126a。之后，移除低压电路区106中的第一导电层124a与氧化层122。
下一步，请参照图1E，在存储单元区102中暴露出来的浮置栅极124a表面形成阻挡层130，并于低压电路区106中的基底100上形成栅绝缘层132。在一优选实施例中，存储单元区102中所形成的阻挡层130与低压电路区106中所形成的栅绝缘层132的材料相同，其例如是氧化硅且其形成方法例如是热氧化工艺或化学气相沉积工艺。
之后，请参照图1F，在基底100上形成第二导电层140，覆盖住低压电路区106中的栅绝缘层132、高压电路区104中的氧化层122a以及存储单元区102中的阻挡层130。其中，这个第二导电层140的材料例如是多晶硅，其形成方法例如是化学气相沉积工艺。
接着，请参照图1G，图案化第二导电层140，以于存储单元区102中定义出控制栅极142，于高压电路区104中定义出第一栅极144，并于低压电路区106中定义出第二栅极146。其中，定义栅极的方法例如是利用光刻工艺与蚀刻工艺。在一优选实施例中，存储单元区102中的控制栅极142的尺寸大于浮置栅极124a的尺寸。
另外，在又一优选实施例中，于形成第二栅极146之后，还包括在低压电路区106的基底100中形成第三源极区114a与第三漏极区114b。
特别是，在低压电路区106中所形成的低压元件不限于单一种低压元件，其亦可以是多种低压的逻辑元件，其例如是具有不同栅绝缘层厚度的低压元件。
此外，值得一提的是，虽然在上述的实施例中以存储单元区102、高压电路区104以及低压电路区106的工艺整合来作说明。但在另一优选实施例中，如图2所示，本发明亦可以仅针对高压电路区104与存储单元区102的工艺进行整合。而工艺整合后所形成的存储单元区102与高压电路区104可以事后再与其它种元件或电路相结合。
以下针对利用上述方法所得的结构加以说明。请参照图2，其绘示具有存储单元区102及高压电路区104的半导体元件的构造剖面图。
其中，存储单元区102中包括有第一源极/漏极区110a/110b、第一栅绝缘层(氧化层122a)、浮置栅极124a、控制栅极142与阻挡层130。其中，第一源极/漏极区110a/110b配置在存储单元区102的基底100中。而，第一栅绝缘层(氧化层122a)配置于存储单元区102的基底100上。另外，浮置栅极124a位于第一栅绝缘层(氧化层122a)上。此外，控制栅极142位于浮置栅极124a上方，其中控制栅极142的尺寸大于浮置栅极124a的尺寸。而阻挡层130则配置于浮置栅极124a与控制栅极142之间。
另外，在高压电路区104中包括有第二源极/漏极区112a/112b、第二栅绝缘层122b与栅极144。其中，第二源极/漏极区112a/112b配置在高压电路区104的基底100中。第二栅绝缘层122b配置在高压电路区104的基底100上，且第二栅绝缘层122b的厚度大于第一栅绝缘层(氧化层122a)的厚度。至于栅极144则配置在第二栅绝缘层122b上。
在一优选实施例中，配置在存储单元区102的基底100中的第一源极/漏极区110a/110b与配置在高压电路区104基底100中的第二源极/漏极区112a/112b，两者的深度以及浓度皆相同。
另外，在又一优选实施例中，此半导体元件除了以上所述的存储单元区102与高压电路区104之外，还还包括一低压电路区106，如图1G所示，在此低压电路区106内包括配置了有多个低压元件，各低压元件例如是包括了第三源极/漏极区114a/114b、栅绝缘层132与第二栅极146。其中，第三源极/漏极区114a/114b是位于低压电路区106的基底100中。而栅绝缘层132是配置于低压电路区106的基底100上。此外，第二栅极146是位于栅绝缘层132上。
综上所述，本发明的可擦除可编程的只读存储器可整合在高压元件的工艺中，或另外再与低压元件的工艺整合在一起，而且不需要额外增加光致抗蚀剂数，因此能降低制作成本。而且，由于此具有高压元件的半导体元件内的存储器是使用可擦除可编程的只读存储器，因此其存入与抹除数据的次数可以增加许多，并得以长久储存数据。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (20)
1、一种半导体元件的制造方法，包括：
提供一基底，该基底包括有一存储单元区以及一高压电路区；
在该存储单元区的该基底中形成一第一源极/漏极区，并且在该高压电路区的该基底中形成一第二源极/漏极区；
在该基底上依序形成一氧化层、一第一导电层以及一顶盖层；
图案化该顶盖层以及该第一导电层，以于该存储单元区中定义出一浮置栅极，并移除该高压电路区中的该顶盖层与该第一导电层；
进行一氧化工艺，以使暴露出的该氧化层增厚；
移除该顶盖层；
在暴露的该浮置栅极表面形成一阻挡层；
在该基底上形成一第二导电层，覆盖住该氧化层以及该阻挡层；以及
图案化该第二导电层，以于该高压电路区中定义出一栅极，并于该存储单元区中定义出一控制栅极。
2、如权利要求1所述的半导体元件的制造方法，其中于形成该第一与第二源极/漏极区之前，还包括在该基底中形成一高压井区。
3、如权利要求1所述的半导体元件的制造方法，其中形成在该第一导电层底下的该氧化层的厚度是介于50埃至150埃。
4、如权利要求1所述的半导体元件的制造方法，其中增厚的该氧化层厚度是介于700埃至1000埃。
5、如权利要求1所述的半导体元件的制造方法，其中增厚的该氧化层覆盖住该浮置栅极的侧壁。
6、如权利要求1所述的半导体元件的制造方法，其中该氧化工艺包括一热氧化工艺。
7、如权利要求1所述的半导体元件的制造方法，其中该阻挡层的材料包括氧化硅。
8、如权利要求1所述的半导体元件的制造方法，其中该控制栅极的尺寸大于该浮置栅极的尺寸。
9、一种半导体元件的制造方法，包括：
提供一基底，该基底包括有一存储单元区、一高压电路区以及一低压电路区；
在该存储单元区的该基底中形成一第一源极/漏极区，并且在该高压电路区的该基底中形成一第二源极/漏极区；
在该基底上依序形成一氧化层、一第一导电层以及一顶盖层；
图案化该顶盖层以及该第一导电层，以于该存储单元区中定义出一浮置栅极，并移除该高压电路区中的该顶盖层与该第一导电层，且保留下该低压电路区中的该顶盖层与该第一导电层；
进行一氧化工艺，以使暴露出来的该氧化层增厚；
移除该顶盖层；
移除该低压电路区中的该第一导电层以及该氧化层；
在该浮置栅极的暴露的表面形成一阻挡层，并于该低压电路区中的该基底上形成一栅绝缘层；
在该基底上形成一第二导电层，覆盖住该栅绝缘层、该氧化层以及该阻挡层；以及
图案化该第二导电层，以于该存储单元区中定义出一控制栅极，于该高压电路区中定义出一第一栅极，并于该低压电路区中定义出一第二栅极。
10、如权利要求9所述的半导体元件的制造方法，其中于形成该第一与第二源极/漏极之前，还包括在该存储单元区以及该高压电路区的该基底中形成一高压井区。
11、如权利要求9所述的半导体元件的制造方法，其中形成在该第一导电层底下的该氧化层的厚度是介于50埃至150埃。
12、如权利要求9所述的半导体元件的制造方法，其中增厚的该氧化层厚度是介于700埃至1000埃。
13、如权利要求9所述的半导体元件的制造方法，其中增厚的该氧化层覆盖住该浮置栅极的侧壁。
14、如权利要求9所述的半导体元件的制造方法，其中该阻挡层的材料与该栅绝缘层的材料相同。
15、如权利要求9所述的半导体元件的制造方法，其中该控制栅极的尺寸大于该浮置栅极的尺寸。
16、如权利要求9所述的半导体元件的制造方法，其中于形成该第二栅极之后，还包括在该低压电路区的该基底中形成一第三源极/漏极区。
17、如权利要求9所述的半导体元件的制造方法，其中该氧化工艺包括一热氧化工艺。
18、一种半导体元件，包括：
一基底，该基底具有一存储单元区以及一高压电路区；
一第一源极/漏极区，配置在该存储单元区的该基底中；
一第二源极/漏极区，配置在该高压电路区的该基底中；
一第一栅绝缘层，配置在该存储单元区中的该基底上；
一第二栅绝缘层，配置在该高压电路区中的该基底上，其中该第二栅绝缘层的厚度大于该第一栅绝缘层的厚度；
一浮置栅极，位于该第一栅绝缘层上；
一控制栅极，位于该浮置栅极上方，其中该控制栅极的尺寸大于该浮置栅极的尺寸；
一阻挡层，配置于该浮置栅极与该控制栅极之间；以及
一栅极，配置在该第二栅绝缘层上。
19、如权利要求18所述的半导体元件，其中该第一源极/漏极区与该第二源极/漏极的深度以及浓度皆相同。
20、如权利要求18所述的半导体元件，其中该基底还包括一低压电路区，且该低压电路区中包括配置有多个低压元件。
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Cited By (1)
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|---|---|---|---|---|
| CN102376648A (zh) * | 2010-08-05 | 2012-03-14 | 亿而得微电子股份有限公司 | 集成动态随机存取存储器与非易失存储器的制作方法 |
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