CN1809953B - 开关电路中的停滞时间控制 - Google Patents

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Abstract

一种直流-直流变换器具有串接在一个输入端(37)与一个接地端(38)之间的两个场效应晶体管(35，36)。通过在一个或两个晶体管(35，36)的漏极(39，44)与源极(43，40)之间直接提供凯氏反馈连接(71，72，67，68)，使得信号线电阻和电感被旁路，从而完成了对两个晶体管(35，36)关断时的停滞时间的调节。

Description

开关电路中的停滞时间控制
技术领域
本发明涉及一种开关电路和一种操作开关电路的方法，特别但并非唯一地涉及一种直流-直流电压变换器电路。
背景技术
直流(dc)-直流变换器是本领域内熟知的技术，并且被用来将一个直流电压变换为另一直流电压，例如从12伏电压源提供一条1.5伏的电压配线。
一种类型的变换器(同步直流-直流变换器)通过使一个电感线圈的第一端在一个输入电压(例如12伏)与地之间交替导通来工作。输出取自该电感线圈的第二端上，并受到一个输出电容器缓冲。一个设备内所用的这些开关可以受脉宽调制(PWM)信号的驱动，其占空比(信号处于高电平的时间与处于低电平的时间之比)决定了输出信号的幅度。
图1示意性地示出了一种已知类型的同步直流-直流变换器。在该实例中，控制流入电感线圈1的电流的开关为场效应晶体管(FETs)。第一FET 2通常称为控制FET或高电平侧晶体管，其将电感1的第一端3连接至由电源端4供电的一个直流输入电压。第二FET 5通常称为同步FET(sync FET)或低电平侧晶体管，其将电感1的第一端3连接至接地端6。电感1的第一端3通常称为开关节点。
开关节点3的信号经电感1并跨接(across)电容器7后馈送至输出端8。
控制FET 2和sync FET 5由各自的驱动器9、10驱动。控制电路11的一个输入端12馈送有脉宽调制(PWM)信号，而另一输入由输出端8经反馈路径13馈送信号。控制电路11提供交替的控制信号14、15，通过交替地关断和导通控制和sync FET 2、5实现对它们的控制，从而在输出端8上维持期望的电压。端12上PWM信号输入的占空比经过调制以在输出端8上达到期望的电压。
这些直流-直流变换器的例子包括在Intel公司的专利WO98/49607和授权给Lee的美国专利5478090中提出的那些。
同步直流-直流变换器的一个特点是，控制和sync FET2、5不应同时处于导通状态。即使在FET 2、5只是在瞬间处于同时导通状态，电源与接地的端子4、6之间也会流入大电流。这种现象称为交叉导通(cross-conduction)。因此控制电路11被设置成必需保证在任何时刻两个FET 2、5中都只能有一个处于导通状态。为此，在FET 2、5都处于关断状态期间引入一个停滞时间，通常是延迟每个FET的导通直到确定另一个处于关断状态。
控制电路11的一种实现方式是对两个电压进行监视。监视开关节点3上的电压以防止sync FET 5导通直到控制FET 2处于关断状态，而监视sync FET 5栅极上的电压以防止控制FET 2导通直到sync FET 5处于关断状态。WO98/49607描述了这种类型的电路，美国专利5479089也是如此。
停滞时间(即控制FET 2和sync FET5都不导通的时间)取决于syncFET5的晶体管阈值电压和电容以及各自对FET的选取，由于所选FET的参数在制造时具有一定的分布性，因此晶体管阈值电压和电容的变化范围很大。停滞时间还取决于通过监视电路时的传播延迟和FET驱动器电路的延迟时间。因此最终的停滞时间可能大于仅为防止交叉导通所需的停滞时间。
在停滞时间期间，电感电流流经sync FET 5的体二极管16。这导致体二极管损耗的发生。在停滞时间周期的结束处，特别是在启动相反的开关时，会产生较大的二极管反向恢复损耗、切换损耗和电磁感应(EMI)。因此尽可能缩短停滞时间有利于降低体二极管损耗。如果停滞时间足够得小，以至于体二极管不导通，则通过降低切换损耗、反向恢复损耗和EMI，使功效得以提高。
WO 02/063752描述了一种使直流-直流变换器的停滞时间尽可能短的方法，该方法对开关节点处的电压进行监视并且将其与一个预定的电压比较。
当控制FET或sync FET被关断时，二者在停滞时间期间都处于关断状态。电感继续经sync FET的体二极管抽取电流并且体二极管两端的电压达到0.8伏左右。
虽然这种电路可靠地避免了交叉导通，但是仍然有可观的停滞时间，在两个FET都不导通时，其至少等于驱动器的延迟时间与所选FET导通时间之和。当前技术下，该停滞时间大约为30ns。
一种替换的途径在美国专利6,396,250中有所描述。在该途径下，对于晶体管栅极的输入提供了可控的延迟，从开关节点提取的一个反馈回路信号对此加以控制。虽然这种途径相对于WO 02/063752而言具有一定的优点，但是也具有某些缺点。其中之一是它假定在控制FET处于关断状态时，线圈内的电路始终沿负载的方向流动。虽然这在稳态条件下是成立的，但是在瞬变条件下却不一定成立。
图2示出了美国专利6,396,250的模拟实现方式原理。从开关节点3取出的反馈确定了加入线路14上控制FET控制信号的延迟。这是通过利用采样电路20对开关节点3与接地端6之间的电压进行采样来实现的。这包含了第一和第二开关21、22，它们将各自采样电容器23、24两端的开关节点电压施加在一个误差放大器25上。电压源26被用来确保停滞时间不会减小到发生交叉导通的程度。误差放大器25的输出被馈送入一个电压受控延迟(VCD)电路27，其将一个可变延迟引入PWM控制信号14。最终的信号28被用来驱动控制FET 2，并且使其在导通之前产生一个延迟或者停滞时间。为了驱动sync FET 5，采用来相似的采样和VCD电路布局(未画出)。
在停滞时间期间和之后，sync FET 5的源极29与接地配线6之间的电压有较大的变化。这是由sync FET 5的源极29与接地配线6之间大约为1nH的自感30(以虚线框表示)引起的。在停滞时间期间开始处，当sync FET 5处于关断状态时，电流流经sync FET体二极管16。在停滞时间周期结束处，当控制FET 2处于导通状态时，流经体二极管16的电流开始减小。该变化的电流在自感30两端引起一个电势差，并且在开关节点3与接地配线6之间测得的电压差在幅度上不如sync FET 5的源极29与漏极31之间的漏极-源极电压大。因此测量开关节点3与接地配线6之间电压的电路检测到的sync FET体二极管16停止导通的时间是不精确的。如果按照美国专利6,396,250所建议的那样，将开关节点3至接地配线6的电压等于某一幅度的间隔缩短甚至予以消除，则电路内将发生体二极管导通，因此电路损耗依旧存在。
在一些开关电路中(例如负载较小或可以忽略的电路)，当控制和sync FET 2、5都处于关断状态时，电流可能经电感回流，即从电感1的第二端17向第一端3流动。开关节点电压由此增大，而电流流经控制FET 2的体二极管32。这导致控制FET 2的源极33上的电压变为高于其漏极34的正向二极管电压。在这种情况下，测量sync FRT 5的漏极31和源极29两端的电压并未指示出停滞时间。控制FET体二极管32内的能量损失不如sync FET体二极管16内的那样明显。但是在某些电路中，使停滞时间最小化仍然是有好处的。例如当开关电路用于诸如数字音频放大之类的应用时，过大的停滞时间可能导致信号失真。因此在电感电流反流的情况下，对于开关电路来说能够减少停滞时间是有好处的。
发明内容
本发明旨在解决上述问题。
按照本发明的第一方面，提供了一种具有串接在一个输入端与一个接地端之间的一个第一场效应晶体管和一个第二场效应晶体管的开关电路，其中第一晶体管的源极连接至第二晶体管的漏极，而第二晶体管的源极连接至接地端，该电路包含控制装置，其交替驱动所述第一和第二晶体管以便在两个晶体管都处于关断状态时有一个停滞时间间隔，还包含一个根据第一或第二晶体管的漏极和源极之间的电压差对停滞时间间隔的长度进行调节的装置。
通过根据第二晶体管的漏极与源极之间而非漏极与接地之间的电压调节停滞时间间隔，源极-接地连接的自感效应得以消除，并且可以更为精确地测得第二晶体管的体二极管两端的电压。这使得可以更为有效地控制晶体管以便停滞时间和由此的损耗最小。
如果电感电流流向开关节点，根据第一晶体管(又称为控制FET)漏极与源极两端的电压调节停滞时间间隔可以减少停滞时间。这是因为在控制FET的体二极管两端产生了一个正向二极管电压差，并且可以在控制FET的漏极与源极两端而不是在sync FET的漏极与源极两端进行测量。
第一和/或第二晶体管可以在一块集成电路小片上构造，每个所述晶体管在小片上具有各自的源极和漏极区域。开关电路可进一步包含检测第一或第二晶体管的漏极与源极之间电压差的检测装置，其中检测装置具有直接连接至第一或第二晶体管的源极区域的第一连接。
通过在小片上提供一个源极连接，可以旁路源极区域与接地端之间的电感。
检测装置还可以具有直接连接至第一或第二晶体管的漏极区域的第二连接。
通过跨小片地(across the die)布置源极和漏极连接，使得连接可以包含凯氏接法(Kelvin connection)，在这种连接中，信号反馈线与电流路径相分隔，因此消除与因信号线电阻和电感有关的误差。
按照本发明，还提供了一种操作开关电路的方法，该电路具有串接在一个输入端与一个接地端之间的一个第一场效应晶体管和一个第二场效应晶体管，其中第一晶体管的源极连接至第二晶体管的漏极，而第二晶体管的源极连接至接地端，该方法包含交替驱动所述第一和第二晶体管以便在两个晶体管都处于关断状态时有一个停滞时间间隔；以及根据第一或第二晶体管的漏极和源极之间的电压差对停滞时间间隔的长度进行调节。
对于美国专利6,396,250的途径而言，另外一个缺点是模拟电路方案中的采样电路系统存在限制。再次参见图2，该电路系统依赖于对第一和第二开关21、22的精确驱动。第一开关21使采样电路20能够在syncFET导通期间对开关节点3的电压进行采样，而第二开关22使采样电路20能够在停滞时间期间对开关点3的电压进行采样。采样信号随后在误差放大器25上进行比较，从而向电压受控延迟电路27提供一个电压。实际上，驱动开关21、22和采样电路的误差将进一步阻碍停滞时间的最小化。
美国专利6,396,250中所描述的数字方式在采样电路设计上也存在某些缺点。在数字方式中，停滞时间延迟的增加和减少取决于开关节点处电压是否达到某个阈值电压。因此停滞时间的缩短并不直接正比于体二极管的电压幅度或者该电压发生的时间长度。这两个参数影响着体二极管的导通损耗。如果这些参数取值较大，则更快地缩短停滞时间使电路损耗尽可能的小。
而且停滞时间损耗减小的幅度还取决于所能达到的最小化程度。
本发明还旨在解决上述问题。
按照本发明的第二方面，提供了一种具有串接在一个输入端与一个接地端之间的一个第一场效应晶体管和一个第二场效应晶体管的开关电路，其中第一晶体管的源极连接至第二晶体管的漏极，而第二晶体管的源极连接至接地端，该电路包含控制装置，用于交替驱动所述第一和第二晶体管以便在两个晶体管都处于关断状态时有一个停滞时间间隔，还包含一个根据第二晶体管的漏极和接地端之间的电压差对停滞时间间隔的长度进行调节的装置，其中该调节装置根据电压差超出一个阈值的时间长度来调节停滞时间间隔的长度。
该调节装置可以根据电压差超过阈值电压的幅度来调节停滞时间间隔的长度。
该调节装置还可以将停滞时间间隔的长度调节为使停滞时间间隔的长度指数地取决于电压差超过阈值电压的幅度，和/或线性地取决于电压差超过阈值电压的时间长度。
附图说明
以下参照附图并仅以实例方式对本发明的实施例进行描述，其中：
图1示出了一个现有技术的同步直流-直流变换器；
图2示出了一个现有技术的同步直流-直流变换器，其具有加入的随开关节点电压(相对于接地)而变化的停滞时间；
图3为按照本发明的一个同步直流-直流变换器的简化示意图；
图4示意性地示出了按照本发明的一个同步直流-直流变换器的集成电路实现方案；
图5示意性地示出了按照本发明的同步直流-直流变换器的另一实例；
图6为曲线图，其示出了图3和5所示同步直流-直流变换器内PWM控制信号和开关节点电压信号的表现形式；
图7示意性地示出了图5变换器中检测和自适应停滞时间减少电路；
图8a、8b和8c为曲线图，示出了在按照本发明的一个同步直流-直流变换器内的监测点上的电压信号。
具体实施方式
参见图3，如同在常见的同步直流-直流变换器电路中的那样，控制FET 35和sync FET 36串联布置在一个输入端37和一个接地端38之间。在本实例中，它们是场效应晶体管，但是其它类型的开关器件也可以采用。控制FET 35的漏极39连接至输入端37，而sync FET 36的源极40连接至接地端38。电感42的第一端41(一般称为开关节点)连接至控制FET 35的源极43和sync FET 36的漏极44。虽然本实例所用的是电感42，但是也可以采用带两个或更多隔离的线圈的变压器。开关节点41上的信号经电感42并跨接电容器45后被馈送至输出端46。
脉宽调制(PWM)控制电路(未画出)的一个输出被施加到一个控制输入端48。PWM控制电路根据来自变换器输出端46的反馈改变PWM信号占空比。对于普通技术人员来说合适的PWM产生方案是公知技术，因此PWM控制电路在图中未画出。在本发明的其它实施例中，可采用另选的控制信号，例如脉冲频率调制(PFM)。控制信号48经分离后形成控制和同步控制信号50、51，它们被送至检测和自适应停滞时间减小(ADR)电路52、53。检测和ADR电路52、53的每一个经反馈线54和55，从sync FET 36的漏极44和源极40取出反馈，并且采用该反馈改变延迟时间D和E，延迟时间被分别引入控制和sync FET控制信号50、51以在第一和第二控制线56、57上产生具有最小化的停滞时间延迟的信号。这些信号56、57经合适的驱动器电路系统58、59，被施加在控制和sync FETs 35、36的栅极上，从而通过交替关断和导通FETs 35、36在输出46上维持期望的电压。
直接从sync FET 36的漏极44和源极40取出反馈使得检测和ADR电路52、53精确地检测sync FET 36的体二极管60两端的电压，并且控制FETs 35、36，从而使停滞时间最小化，因此损耗也最小。
虽然示出了两个检测和ADR电路52、53的情形，但是可以布置一个电路为控制和sync FETs 35、36都提供控制信号。为每个FET提供单独的电路能够使sync FET栅极变为高电平之前的停滞时间不同于控制FET栅极变为高电平之前的停滞时间，这允许以更为灵活的方式最小化停滞时间。
在一个实例中，图3的直流-直流变换器在图4所示的集成电路中实现。该图示出了控制FET 35和sync FET 36以及驱动器、检测和ADR电路系统(表示为65)在集成电路中可布置的方式。控制电路输入/输出管脚66为涉及驱动器、检测和ADR电路系统65的输入和输出连接而提供。在本实例中，输入和输出管脚37、41和38分别为输入电压端37、开关节点41和接地端38。
参见图4，反馈线67、68直接连接至集成电路小片的sync FET漏极44和源极40的区域，并且由此旁路源极40与接地端38之间的电感。而且电流路径信号线69、70与反馈线67、68得以完全的分离，从而使到源极40和漏极44的区域的连接为凯氏接法。这样做的效果是，消除了当反馈连接67、68即使跨一小部分信号线69、70也会产生的误差(信号线具有一定的电阻和电感，因此将影响被测的电压，特别是在sync FET36导通时)。
类似的凯氏接线71、72可以连接至集成电路小片的控制FET漏极39和源极43的区域。这些连接对于变换器的电感电流流向开关节点41，要求监测控制FET 35的源极43与漏极39两端的电压的情况是必需的。
本发明的另选实现方式也是可行的。例如本发明可以在多芯片模块(MCM)内实现，凯氏接法可以采用也可以不采用。而且具有较小的串联自感的分立FET组件(例如国际整流器(International Rectifier)生产的DirectFET或者飞利浦半导体生产的LFPAK)也可以用作控制和syncFETs。但是这些组件的电感即使较小，也会导致电路内的反馈测量误差，该电路则表现为在较短时间间隔内较大的电流变化。
也可以采用具有多个源极连接的FET组件，因而这些连接中的一个将为sync和控制FET源极反馈连接而保留。这类FET组件的例子有飞利浦半导体生产的power S08和LFPAK组件。
控制FET可采用PMOS晶体管实现，它有利于在集成电路中实现。
图5示意性地示出了按照本发明的同步直流-直流变换器的另外一个实例。在本实例中，信号从电路内的监测点、sync FET 36的栅极79、漏极44和源极40以及控制FET 35的栅极80和源极43反馈。Sync FET 36的漏极44和源极40上的信号经线54、55反馈至控制和sync监测电路81、82，分别用于控制FET 35和sync FET 36的驱动电路系统。本实例中的控制和sync监测电路81、82确定sync FET 36的漏极-源极电压何时达到阈值，并且随后输出一个指数地取决于阈值之上的漏极-源极电压的信号。控制和sync检测电路81、82的输出被分别施加到控制和sync自适应停滞时间减小(ADR)电路83和84。
控制ADR电路83还接收一个PWM信号，而syncADR电路84接收一个反相的PWM信号(经反相器85反相)，二者都源于输出连接至PWM控制输入端48的控制电路。控制电路根据来自变换器的输出端46的反馈改变PWM信号的占空比。对于普通技术人员来说确定合适的PWM信号产生方案是公知技术，因此PWM发生器未在图中画出。在本发明的另一实施例中，可以采用另选的控制信号，例如脉冲频率调制(PFM)。
控制和sync ADRs 83、84将根据来自随检测电路81、82的输入的延迟D、E引入到PWM信号。最终的信号随后被应用到控制和sync FETs 35、36。这延迟了控制和sync FET 35、36中每一个的导通，从而在控制FET35和sync FET 36关断时引入一个停滞时间。虽然可以配备一个检测和ADR电路来延迟控制FET 35和sync FET 36的导通，但是为它们各自提供图示的检测和ADR电路81-84使得它们具有独立的停滞时间延迟。
来自ADR电路的每个驱动信号在施加到控制和sync FETs 35、36之前经过第一和第二逻辑或门87、88。第一和第二或门87、88被结合使得控制或sync FET 35、36直到它们中的另一个FET栅极上的驱动信号跌落至阈值电压Vth1、Vth2以下(即FET已经关断或者ADR电路83、84各自的输出变为高电平)才导通。控制比较器89确定控制FET 35的栅极-源极电压是否已经跌落至由电压源95提供的某个阈值Vth1之下。控制比较器89将施加在其第一输入上的控制FET 35的栅极80的电压与控制FET的源极电压和施加在其第二输入上的阈值电压Vth1的和进行比较。该比较器89的输出随后被馈送入第二或门88的第一输入，而sync ADR电路84的输出被馈送入其第二输入。Sync比较器90确定FET 36的栅极-源极电压是否已经跌落至由电压源96提供的某个阈值Vth2之下。Sync比较器90将施加在其第一输入上的sync FET 36的栅极79的电压与施加在其第二输入上的阈值电压Vth2进行比较。该sync比较器90的输出随后被馈送入第一或门87的第一输入，而控制ADR电路83的输出被馈送入其第二输入。
此外，控制和sync逻辑与门被分别串联结合在控制和sync或门87、88的输出与控制和sync FETs 35、36之间。控制与门91的一个输入取自控制或门87的输出而另一个取自PWM信号。这种结合使得控制FET 35在PWM信号为低电平时处于关断状态。Sync与门92的一个输入取自或门88的输出而另一个取自PWM信号的反相信号。这种结合使得sync FET36在PWM控制信号的反相信号为低电平时处于关断状态。
在本发明的替换实施例中，可以采用其它的逻辑电路系统组合。例如，具有相应的比较器89、90的或门87、88和/或者与门91、92整个可以省略，或者省略sync FET 36或控制FET 35逻辑电路系统中的一个。
控制和sync缓冲放大器93、94可以串联方式加入，以接收具有加入的停滞时间的控制信号并且输出栅极驱动信号以驱动控制和sync FETs35、36。
在另外的实施例中，提供了另选的控制和sync检测电路，它们类似于控制和sync检测电路81、82，但是当在停滞时间期间电流从电感的第二端流向第一端时，其从控制FET 35的漏极39和源极43取反馈信号。这些另选的检测电路可以新加入进去，也可以替换控制和sync检测电路81和82。在任一情况下，控制和sync ADR电路83、84都被配置为从另选的控制和sync检测电路接收信号。
以下借助附图中的图6，更为详细地描述图5实施例的运行。
图6的上半部分示出了PWM输入端48上输入的PWM开关脉冲序列100。图6的下半部分示出了sync FET漏极44上电压101。
当PWM信号100在第一时刻102下跌时，控制FET 35因为输入到控制与门91的PWM输入为低值而被关断。这使得sync FET漏极44上的电压开始下跌，因为电流继续被电感42抽取而不是流经处于关断状态的控制FET 35或sync FET 36，所以电流流经sync FET 36的体二极管60。该过程结束时，sync FET漏极44的电压由sync FET 36的体二极管两端的压降决定，即约为-0.8伏(在第二时间间隔103内)。
当sync FET漏极44和源极40两端的电压下跌到低于一个预定的基准值(例如-0.4伏)时，sync检测电路82被触发。该电路输出的电流提供给sync ADR电路84并且决定了延迟‘E’。在本实施例中，该电流指数地取决于sync FET 36的漏极44和源极40两端被检电压差大于预定基准电压的量(直到某一极大值)，并在该被检电压差大于基准电压期间有效。因此延迟‘E’以及相应的停滞时间指数地取决于电压差超出阈值电压的幅度，并且线性地取决于电压差超出阈值的时间长度。
当控制信号100在第一时刻102下降时，sync ADR 84将延迟‘E’(第二时间间隔103)引入控制信号，使得在sync FET 36被驱动至高电平之前先经过一段时间E，除非比较器89的输出已经变为高电平。在正常的电路运行中，检测sync FET漏极-源极电压(体二极管电压)和在ADR电路系统83、84上施加检测信号所花费的时间可能要长于所需的停滞时间延迟。为此，延迟D和E通常仅取决于前面检测到的体二极管电压。
当控制FET栅极80下降至Vth1以下时，控制比较器89的输出将即刻变为高电平。如果sync ADR84引入的延迟E长于经过控制比较器时的传播延迟(从控制FET栅极80下降至阈值电压Vth1以下时起算)，则或门88的输出在延迟E结束前已经变为高电平，因此sync ADR 84的输出不起作用。在变换器电路最初的几个初始化周期内，有可能发生这种情况。Sync或门88的输出被馈送入sync逻辑与门92，如果sync或门88的输出为高电平并且经反相的PWM信号为高电平，则仅允许sync FET 36被驱动至高电平。当PWM信号为低电平时就是这种情况，并且sync FET 36进入导通状态。
随着sync FET 36的导通并且进入线性区域，sync FET漏极44的电压在第三时间间隔104期间上升至大约-0.1伏。
当控制信号100在第四时刻105上升时，由于sync与门92的反相PWM输入为低电平信号，因此sync FET 36被关断。电流再次转移至syncFET 36的体二极管60，如在第五时间间隔106处所示，这使得sync FET 36的漏极-源极电压更负。当电压下降至预定电压(例如-0.4伏)时，控制检测电路81被触发。该电路输出的电流提供给sync ADR电路83并且决定了延迟‘D’。在本实施例中，该电流指数地取决于sync FET 36的漏极44和源极40两端的被检电压差大于预定基准电压的量(直到某一极大值)，并在该被检电压差大于基准电压期间有效。因此延迟‘D’以及相应的停滞时间指数地取决于电压差超出阈值电压的幅度，并且线性地取决于电压差超出阈值的时间长度。
当控制信号100在第四时刻105上升时，控制ADR 83将延迟‘D’(第五时间间隔106)引入控制信号，使得在控制FET 35被驱动至高电平之前先经过一段时间D，除非比较器90的输出已经变为高电平。
当sync FET栅极79下降至Vth2以下时，sync比较器90的输出将即刻变为高电平。如果ADR 83引入的延迟D长于经过sync比较器90时的传播延迟(从sync FET栅极79下降至阈值电压Vth2以下时起算)，则控制或门87的输出在延迟D结束前已经变为高电平，因此控制ADR 83的输出不起作用。在变换器电路最初的几个初始化周期内，有可能发生这种情况。控制或门87的输出被馈送入控制逻辑与门91，如果控制或门87的输出为高电平并且PWM信号为高电平，则仅允许控制FET 35被驱动至高电平。当PWM信号为高电平时，控制FET 35进入导通状态。
图7示出了驱动控制FET 35的控制检测电路81和控制ADR电路83。首先参照检测电路81，在第一和第二输入端109和110上输入两个信号。Sync FET 36的源极40和漏极44被分别连接至端109和110(未画出)。这些端被连接至第一和第二二极管111、112的阴极。第一二极管111的阳极连接至第一双极结型晶体管(BJT)113的发射极，该晶体管的集电极和基极都连接至第一电流源114。第一和第二电阻器115、116串接在第一BJT 113与第一二极管111的阳极之间。第二BJT 117的基极连接至在第一与第二电阻器115、116之间串连连接的节点，其发射极连接至第二二极管112的阳极。检测电路81的输出经第一FET 118取自第二BJT 117的集电极并且进入控制ADR电路83中的电流镜像电路119。
在停滞时间期间，当停滞时间没有被最小化时，sync FET 36的漏极44的电压将变为0.8伏左右，比源极40的电压更负。第一和第二电阻器115、116在本实例中设置为，当sync FET 36漏极-源极电压达到其峰值电压的一半时(-0.4伏)，第二BJT 117基极-发射极结两端的电势将增大到足以使第二BJT 117电流路径导通。sync FET漏极-源极电压超出峰值电压的一半之后，随着其增大，该电流将以指数形式增大(直到某一最大值)。
PWM信号100在第三输入端120输入控制ADR电路83，流经单触发电路(one-shot circuit)121，并且被用来控制第一FET 118和第二FET122。当PWM信号100变为高电平时，即当控制FET 35被导通时，第一FET118导通并且电流11流经电流镜像电路119的第一路径。在一种电路配置中，在体二极管电压超过其峰值的一半后，其每增加120毫伏，该电流将增加10倍。电流镜像电路119的第二路径随后也传输电流I2。该路径连接至比较器123的正相端以及并联在电流镜像电路119与接地端126之间的第一电容器124和第三电阻器125。第二电路镜像路径内的电流I2向第一电容器124充电并且比较器123正输入的电压也由此增大。
比较器123的反相输入经第二电容器128连接至供电电压端127并且经第二FET 122和第二电流源130的电流路径的串联组合连接至接地端129。比较器123的负输入和第二FET 122漏极还连接至第三FET 131，第三FET 131的漏极连接至供电电压端127而其栅极连接至单触发电路121的输出。
单触发电路121设置为当检测PWM上升沿时，其输出上升为逻辑高电平，并且在检测到PWM下降沿时，其输出下降为逻辑低信号，或者是在一定的延迟之后下降。当单触发输出为高电平时，第二FET122导通。并且第三FET 131关断。比较器123负输入上的电压经过一段时间后从供电电压下降为接地电压，该时间取决于第二电容器128的值和电流源130产生的电流的大小。
在比较器负输入上的下降电压达到等于比较器123正输入的电压的电平时，比较器123的输出变为高电平，并且驱动信号经输出端132输出以导通控制FET 35。
当PWM控制信号变为低电平时或者经过一定的延迟之后，第一和第二FETs 118和122关断而第三FET 131导通。因此第一电容器124开始经第三电阻器125放电，使得比较器123正输入端的电压稍微降低一些。而且比较器123的负输入端由第三FET 131提升至供电电压，由此使第二电容器128放电。比较器123的输出变为低电平，直到下一正PWM信号100触发ADR电路系统83。第二电容器124两端的电压、第三电阻器125的阻值和比较器123负输入上的电压下降速率将决定下次PWM信号100变为高电平时加入控制FET的控制信号的延迟。
驱动sync FET 36的检测和ADR电路82、84与驱动控制FET 35的相同，但是配置为由反相PWM控制信号激励。一种实现的方式是利用图5所示的反相器85，或者同样改变单触发电路21。第三电阻器125可以被电流源代替，该电流源在PWM信号100每个周期内的一个固定时间内处于导通状态。这意味着第二电阻器124的放电速率独立于其电压水平并且ADR电路的动作与PWM信号100的开关频率无关。
在所提供的另选的控制和sync检测电路中，反馈取自控制FET而不是sync FET的漏极和源极，这些情形下其将包括pnp晶体管而不是图7所示的npn晶体管。如果除了控制和sync检测电路81、82以外还增加了另选的控制和sync检测电路，则这些另选控制和sync检测电路的输出将分别与控制和sync ADR电路83、84的电流镜像119的输出I2组合。
第一和第二二极管111、112结合在检测电路系统81、82内，以在开关点41变为高电平时保护晶体管117的基极-发射极结。在替换实施例中，可以采用有源(MOS)开关代替无源(双极型)二极管111、112，在syncFET 36的漏极-源极电压上升至某一电平之上后，二极管自动关断。另外，可以采用能够耐受大得多的反向电压的横向双极结型晶体管来代替垂直双极结型晶体管113、117，因此无需使用二极管111、112。但是横向双极结型晶体管通常具有相对小的电流放大作用。
当利用有源(MOS)开关而不是二极管111、112时，或者当利用横向双极结型晶体管代替垂直双极结型晶体管113、117并且无二极管111、112时，sync FET 36漏极44与源极40之间的电压差全部加载到晶体管117的基极与发射极两端而不是由二极管111、112和基极-发射极结分担。因此在sync FET 36的漏极44与源极40之间的电压差大于一个预定值(例如其最大值的一半)后，其每增加60毫伏，电流镜像119的第一电流路径内的电流I1将增加10倍。
需要的话，也可以采用Darlington配置或场效应晶体管与二极管111、112而不采用单个BJT 117。第一电阻器115两端的电压应当近似等于预定的基准电压，在图7所示的实例中它等于sync FET的正向体二极管电压的一半。第一电阻器115两端的电压优选地具有与sync FET的正向体二极管电压相同的温度依赖关系。
当利用场效应晶体管代替BJT 117时，电流的放大作用更倾向于相对于sync FET 36的漏极44与源极40两端的电压差呈二次幂而不是指数的形式变化，除非是用于阈值以下或弱的反向区域，此时在极小的电流密度下放大作用呈指数形式变化。
图8a-8c示出了按照本发明的直流-直流变换器电路的电压电平，具有一个跨10A的输出的负载。每张曲线图都示出了第五时间间隔106(参见图6)内的电压电平，其中PWM信号100在时刻105变为高电平，sync FET36处于关断状态，并且在控制FET 35导通之前延迟‘D’由控制ADR电路系统83加入。曲线A为sync FET源极40相对于接地38的电压。曲线B为sync FET漏极44相对于接地38的电压，而曲线C为sync FET 36的漏极-源极电压。
图8a所示为停滞时间未达到最小化时的电压。由图可见，当停滞时间最小化时，sync FET源极40(曲线A)与接地38之间存在较大的变化。这是由源极40至接地38连接的自感引起的，并且导致sync FET漏极44相对接地38的电压(曲线B)的幅度不如sync漏极-源极电压(曲线C)那样大。这意味着如按照现有技术那样通过监测曲线B来减小停滞时间，其对体二极管的导通和损失的减小不如通过监测曲线C。由图可见，体二极管60在间隔106a内大约有15纳秒的时间处于导通状态(如曲线C所示)。
图8b所示为4毫秒之后的电压，此时停滞时间最小化几乎已经完成。体二极管60现在导通的时间大大少于最小化开始时的时间。曲线C表明时间间隔106b大约是开始时的一半，即7.5纳秒。
图8c所示为12毫秒之后的电压。此时停滞时间最小化已经完成，并且在本实施例中，停滞时间已经减小到如停滞时间106c所示的3.5纳秒左右。体二极管两端的电压(曲线C)下降至约-550毫伏。对于监测syncFET漏极-接地电压(曲线B)的现有技术电路，如果要降低其监测的电压从而使该电压仅仅在3.5纳秒内为负值，或者使该电压下降至-550毫伏的最小值，则实际的停滞时间和体二极管电压(曲线C)将远大于本发明能够达到的水平。
在阅读这里披露的信息之后，其它的变化和修改对于本领域内的普通技术人员都是显而易见的。这些变化和修改可能牵涉到等同特征和其它特征，它们在同步直流-直流转换器设计、制造和使用中是早已公知的，并且可以代替这里所述的特征或在所述特征基础上使用。
虽然本申请中的权利要求是以特征的特定组合为例进行陈述的，但是应当理解的是，本发明披露的范围还包括任何新的特征或特征的任何新的组合或特征的上位化，这些特征在这里通过明示方式或暗示方式被披露，而不管它是否涉及任何权利要求中请求保护的发明，也不管它是否解决了与本发明相同的任何或全部技术问题。申请人在此指出，在本申请或者由以其为母案的其它申请的代理过程中，这样的特征和/或这些特征的组合有可能在新的权利要求中予以陈述。
例如所述实施例所采用的本发明方式是控制两个晶体管，但是也可以采用仅控制一个晶体管而另一个不进行控制的方式。
两个晶体管无需都是n沟道型的。例如控制FET或者控制和sync FETs可以是p沟道型的。在这种情况下，控制驱动电路系统需要作相应的调节。
而且虽然所述的实施例涉及开关电压变换器，但是本发明还可应用于开关放大器或其它任何具有同步开关的开关功率电路。

Claims (18)

1.一种具有串接在一个输入端(37)与一个接地端(38)之间的一个第一场效应晶体管(35)和一个第二场效应晶体管(36)的开关电路，其中第一场效应晶体管(35)的源极(43)连接至第二场效应晶体管(36)的漏极(44)，而第二场效应晶体管(36)的源极(40)连接至接地端(38)，第一和第二场效应晶体管(35，36)中的至少一个在一块集成电路小片上构造，所述至少一个场效应晶体管(35，36)在所述小片上具有漏极(39，44)区域和源极(43，40)区域，该开关电路包含：
控制装置(52，58；53，59)，其交替驱动所述第一和第二场效应晶体管(35，36)以便在两个场效应晶体管都处于关断时有一个停滞时间间隔；
检测第一或第二场效应晶体管(35，36)的漏极(39，44)与源极(43，40)之间电压差的检测装置(81，82)，其中检测装置具有直接连接至第一或第二场效应晶体管(35，36)的源极区域(43，40)的第一连接(72，68)；以及
根据第一或第二场效应晶体管的漏极(39，44)和源极(43，40)之间的电压差对停滞时间间隔的长度进行调节的调节装置。
2.如权利要求1所述的开关电路，其中，检测装置(81，82)具有直接连接至第一或第二场效应晶体管(35，36)的漏极区域(39，44)的第二连接(71，67)。
3.如权利要求1所述的开关电路，其中第一和/或第二连接(72，68，71，67)为凯氏(Kelvin)接法，其中信号反馈线与电流路径相分隔。
4.如权利要求2所述的开关电路，其中第一和/或第二连接(72，68，71，67)为凯氏(Kelvin)接法，其中信号反馈线与电流路径相分隔。
5.如权利要求1-4中任意一项所述的开关电路，其中检测装置(81，82)检测停滞时间间隔内的电压差。
6.如权利要求1-4中任意一项所述的开关电路，其中调节装置(83，84)根据停滞时间间隔内的电压差调节未来停滞时间间隔的长度。
7.如权利要求1-4中任意一项所述的开关电路，其中调节装置(83，84)根据电压差超过一个阈值电压的时间长度来调节停滞时间间隔的长度。
8.如权利要求1-4中任意一项所述的开关电路，其中调节装置(83，84)根据电压差超过一个阈值电压的幅度调节停滞时间间隔的长度。
9.如权利要求1-4中任意一项所述的开关电路，其中调节装置(83，84)对停滞时间间隔的长度进行调节以便停滞时间间隔的长度指数地取决于电压差超出阈值电压的幅度。
10.如权利要求1-4中任意一项所述的开关电路，其中调节装置(83，84)对停滞时间间隔的长度进行调节以便停滞时间间隔的长度线性地取决于电压差超出阈值的时间长度。
11.如权利要求1-4中任意一项所述的开关电路，包含防止第一场效应晶体管(35)导通直到第二场效应晶体管(36)已经关断。
12.如权利要求1-4中任意一项所述的开关电路，包含防止第二场效应晶体管(36)导通直到第一场效应晶体管(35)已经关断。
13.一种直流-直流变换器电路，包含如上述权利要求中任意一项所述的开关电路。
14.一种操作开关电路的方法，该电路具有串接在一个输入端(37)与一个接地端(38)之间的一个第一场效应晶体管(35)和一个第二场效应晶体管(36)，其中第一场效应晶体管(35)的源极(43)连接至第二场效应晶体管(36)的漏极(44)，而第二场效应晶体管(36)的源极(40)连接至接地端(38)，第一和第二场效应晶体管(35，36)中的至少一个在一块集成电路小片上构造，所述至少一个场效应晶体管(35，36)在所述小片上具有漏极(39，44)区域和源极(43，40)区域，该方法包含的步骤为：
交替驱动所述第一和第二场效应晶体管(35，36)以便在两个场效应晶体管(35，36)都处于关断时有一个停滞时间间隔；
使用检测装置检测第一或第二场效应晶体管(35，36)的漏极(39，44)与源极(43，40)之间电压差，所述检侧装置具有直接连接至第一或第二场效应晶体管(35，36)的源极区域(43，40)的第一连接(72，68)；以及
根据第一或第二场效应晶体管(35，36)的漏极(44)和源极(40)之间的电压差对停滞时间间隔的长度进行调节。
15.一种具有串接在一个输入端(37)与一个接地端(38)之间的一个第一场效应晶体管(35)和一个第二场效应晶体管(36)的开关电路，其中第一场效应晶体管(35)的源极(43)连接至第二场效应晶体管(36)的漏极(44)，而第二场效应晶体管(36)的源极(40)连接至接地端(38)，第一和第二场效应晶体管(35，36)中的至少一个在一块集成电路小片上构造，所述至少一个场效应晶体管(35，36)在所述小片上具有漏极(39，44)和源极(43，40)区域，该开关电路包含：
控制装置，其交替驱动所述第一和第二场效应晶体管(35，36)以便在两个场效应晶体管(35，36)都处于关断时有一个停滞时间间隔；
检侧第二场效应晶体管(36)的漏极(44)与源极(40)之间电压差的检测装置(81，82)，其中检测装置具有直接连接至第二场效应晶体管(36)的源极区域(40)的第一连接(68)以及
根据第二场效应晶体管的漏极(44)和源极(40)之间的电压差对停滞时间间隔的长度进行调节的调节装置(83，84)，其中
该调节装置(83，84)根据电压差超出一个阈值的时间长度来调节停滞时间间隔的长度。
16.如权利要求15所述的开关电路，其中该调节装置(83，84)根据电压差超过阈值电压的幅度来调节停滞时间间隔的长度。
17.如权利要求15或16所述的开关电路，其中该调节装置(83，84)对停滞时间间隔的长度进行调节以便停滞时间间隔的长度指数地取决于电压差超过阈值电压的幅度。
18.如权利要求15所述的开关电路，其中该调节装置(83，84)对停滞时间间隔的长度进行调节以便停滞时间间隔的长度线性地取决于电压差超过阈值的时间长度。
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