CN1805664A - 用于改良的电路板布线的非标准宽度间距 - Google Patents

用于改良的电路板布线的非标准宽度间距 Download PDF

Info

Publication number
CN1805664A
CN1805664A CN200510023011.2A CN200510023011A CN1805664A CN 1805664 A CN1805664 A CN 1805664A CN 200510023011 A CN200510023011 A CN 200510023011A CN 1805664 A CN1805664 A CN 1805664A
Authority
CN
China
Prior art keywords
via hole
row
bga
connector
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510023011.2A
Other languages
English (en)
Other versions
CN100574570C (zh
Inventor
P·布朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alcatel CIT SA
Alcatel Lucent NV
Original Assignee
Alcatel NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alcatel NV filed Critical Alcatel NV
Publication of CN1805664A publication Critical patent/CN1805664A/zh
Application granted granted Critical
Publication of CN100574570C publication Critical patent/CN100574570C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch or thickness; Using different connections on the pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09418—Special orientation of pads, lands or terminals of component, e.g. radial or polygonal orientation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

在球栅阵列(BGA)多层印刷接线板连接盘模式中的过孔行之间提供增大的间隔，其中模式中的连接盘通过连接器连接到过孔，通过旋转、延伸和/或截短选择的连续的连接器以及旋转行或列或选择的连续的行或列中连接器各自对应的过孔，以在BGA连接盘模式中的过孔行或列之间获得增大的间隔。在选择的过孔栅格列或行之间提供增大的间隔，这样过孔的一些栅格间距等于标准BGA的栅格间距并且至少一些是较大的栅格间距。

Description

用于改良的电路板布线的非标准宽度间距
技术领域
本发明涉及电路板布图设计，具体地涉及在球栅阵列(BGA)的阵列内的布线信号走线，例如，用于高密度逃逸(high density escape)、匹配延迟、或差分信号的需要。
背景技术
1mm间距的正交BGA通常代表复杂度极高的电子设计的重负荷机器。当这些设计要求边缘耦合的差分信号从或者通过这些1mm间距的BGA的引脚区域来布线时，空间约束和制造限制促使产生非常复杂的印刷电路板(PCB)。当以超过0.100″的厚度耦合(正成为惯例)时，重复制造可靠产品的能力急剧降低。在工业领域，关于所述状况的难题是公知的。
问题是使用标准电路板制造技术，提供两行或更多通过以标准BGA栅格间距(1mm)间隔的两行穿透孔式(穿透板式)过孔(via)的走线的布线方式，以获得低成本/低风险的解决方案。
现有技术中，在BGA栅格内提供更高密度的布线方法如下：
1.美国专利申请(公开号US2003/0183419)“Ball Assignment for BallGrid Array package”公开了相邻电源(或地线)接触焊点行之间的共享过孔，因此允许从栅格省略掉正常使用的过孔，这为通过栅格的布线路径留出了额外的空间。该技术的限制在于其只能应用于电源和地线接触点，其限制了产生的额外布线空间的位置和大小。另一个限制是减少了到地线/电源的独立路径的数量，因此影响电气性能。
2.另外一种在排列的穿透式过孔的行之间增加布线路径的空间以适应BGA封装器件的技术是最小化过孔尺寸。该方法包括减小过孔和过孔焊盘的直径为相邻过孔之间的走线提供更多的空间。然而，这种改变增加了过孔的纵横比(纵横比AR＝板厚度/过孔直径)和“逃脱”的可能性(其中过孔没有按计划完全容纳在它的俘获焊盘内)。这些影响都会降低PCB的可制造性和过孔的可靠性。(由此得到的过孔显示过孔在组装期间更易由于高温膨胀而因焊料回流(solder reflow)失效，并且由于热循环在该区域失效。)
3.使用复合电路板和盲过孔(blind vias)技术可以用于在BGA栅格区域中增加布线密度，但这些是期望避免的代价高的方法。
发明内容
本发明没有按照正常排列于栅格内、与BGA接触焊盘的过孔间隔相同的规则的穿透式过孔间隔。相应地，本发明提供以选择栅格的列或行之间的可变间隔来排列穿透式过孔的栅格。平均起来，栅格间距等于BGA的栅格间距，但单独的列或行的间距可大于或小于该平均值。这些区域的位置依赖于对于通过栅格的走线进行布线的应用的特定需要。本发明包括对过孔的相邻栅格列或行及其连接器(connector link)(有时称作“狗骨头”)从其标准的规则间隔进行各种转换动作，以在列和行之间获得所需要的额外的走线布线区域。过孔连接器转换受到通常的PCB间隔需求的限制。通过累积的连续的过孔转换，在可用走线空间中获得的增量相对变大。
本发明的目的是在BGA电路板中提供增加用于布置两条或更多的走线的可用走线空间的低成本、低风险的方法。本发明的另外的目的是提供用于BGA的PCB，所述BGA具有通过以标准BGA间距间隔的两行穿透式过孔布置两条或更多走线的空间，以致至少一行或一列过孔是非标准间距(off-pitch)。
本发明的特征是：用于在球栅阵列(BGA)多层印刷接线板接线板连接盘模式中的过孔行或列之间提供增大间隔的方法，其中在所述模式中的连接盘通过连接器(link connector)连接到所述过孔，该方法包括旋转、延伸和/或截短选择的连续的连接器并且旋转行或列或选择的连续的行或列中连接器各自对应的过孔，以在所述BGA连接盘模式中，在过孔的行或列之间获得增大的间隔。本发明的特征还在于，在互为相反的方向上旋转、延伸和/或截短连接器的至少两个连续的行或列及其相应的过孔。并且，进行旋转和分隔以在相邻的过孔行或列之间获得更宽的电路走线布线通道。根据本发明，将布线通道的不可使用的部分转移到指定的通道，以使所述部分的累加和变为可用的额外的布线通道。另外，根据本发明，可布线性的优化并不局限于最小化层数来逃逸还包括考虑选择的电、热和其它参数。
本发明的特征还在于改进了过孔和连接器模式的BGA基底以及根据上述方法的BGA基底和印刷接线板。
本发明的特征还在于计算机辅助设计(CAD)程序，用于在布图设计期间自动应用上面定义的方法，以优化最后得到的可布线性。
此外，本发明提供增加通过两行或更多行的穿透式过孔走线的布线方法，所述过孔由连接器连接到连接盘的互相垂直导向(orthogonallyoriented)的行，所述行以标准球栅阵列(BGA)多层印刷接线板栅格间距分隔开，所述方法包括：在选择的过孔栅格列或行之间提供增大的间隔，以使得所述过孔的一些栅格间距等于标准BGA的间距，并且至少一些是较大的栅格间距并且其中通过至少两个积累的连续过孔和连接器转换获得所述较大的栅格间距以使得可用的层间走线空间相对变大。
附图说明
考虑下面的详细说明和附图，本发明的上述和其它的目的、优点和特征会变得更明显，其中：
图1-3是本发明的三种间距变化(1.4、1.6和2.0)的示图。改变所述示图以显示当BGA焊球附着(attach)间距保持不变时(垂直的黑线)，在该图的中心部分中的通过过孔柱(barrel)定义的布线通道宽度要更宽。(使用旋转、平移、延伸或截短的不同组合的其它变化也是可能的。)
图4显示将图1-3中所示的方法中的一个应用于BGA引脚区域的最终结果，由此，变动的过孔行现在可容纳两行而不损害PCB的可制造性。
图5说明了在许多传输对(transmission pairs)必须从指定封装逃逸的情况下的应用，所述指定封装由特定的IC电气要求规定。
图6显示了本发明应用于BGA以简单增加其可布线性。
图7显示使用本发明以容纳从两个不连接的IC经BGA引脚区域的传输对通过，以及
图8显示了芯片A和B通过一个或更多的传输对连接，所述传输对必须从芯片C的下面通过而实际上不与芯片3连接。
具体实施方式
本发明提出在多层电路板上增加通过过孔栅格布线的走线密度的问题，其中过孔的排列要适应球栅阵列(BGA)封装器件的互连需要。特别地，当两个或更多的走线必须在栅格中的相邻过孔行(或列)之间布线时，就会出现对所述性能的需求，例如对于边缘耦合的差分信号或仅允许局部高密度逃逸。通常，如果不损害过孔盘和/或过孔纵横比，这种布线在1mm间距的BGA上是不可能的，会依次导致制造和可靠性的问题。本发明在过孔间距中提供局部的变化，由此利于2条走线的布线方案，同时保持了等于标准BGA封装(例如1mm)间距的平均间距。
参考图1，多层印刷电路板10具有接触焊盘或连接盘(land)L1、L2、L3、L4...LN的列为C1、C2、C3、C4...CN和行为R1、R2、R3...RN的阵列，所述焊盘或连接盘通过电连接器EL1、EL2、EL2...ELN连接到相应的过孔V1、V2、V3、V4...VN阵列。需要注意的是，导电连接盘L的列和行位于由芯片的焊球接触点栅格布图所确定的固定阵列中以固定于印刷电路板，并且每个芯片通过该固定阵列与位于或不位于印刷电路板10上的其它电路元件相互作用。
具有一些等于标准BGA过孔间距的过孔间距不是实施本发明的必要条件。事实上，可能没有所述等于标准BGA间距的间距(即所有的都是更大或更小)，只要平均起来的间距等于标准BGA的即可。例如：具有十行和十列1mm间距的BGA焊球。如果这些行和列的三分之一加宽到1.2mm而其它三分之二的行和列减窄到0.9mm，也可达到本发明的目的。行或列中没有等于1mm的，但得到的平均值却正好为1mm。
本发明提供在BGA连接盘模式中的过孔行和/或列之间获得可变间隔的方法。通过旋转、延伸或截短来转换起连接作用的连接器L(因为它们的一般形状有时被称作“狗骨头”)，这将结合此处的图形来显示和描述。
图1说明如何通过由连接器(狗骨头)及其各自过孔V的相邻行或列的顺时针箭头AC和逆时针箭头ACC所指示的逆方向旋转来获得额外的空间(1.4X)。在图2中，通过相邻“狗骨头”或连接器EL的相邻行或列的逆方向旋转和截短(D-)来获得1.6通道因子增量。在图3中，通过相邻的连接器EL或“狗骨头”的逆方向旋转和同时截短(D-)和延伸(D+)获得双倍通道因子。在图3中，注意连接器EL1’已经被延伸(D+)且连接器EL2已被截短(D-)。这实现了对过孔同时的截短和延伸。在每种情形中，除了相对于焊盘或连接盘的连接和定位，过孔结构上保持不变。
当显示柱状物移动时，很明显该方法同样地适用于行方向(row-wise)移动。
图4显示了将本发明中的一种方法应用到BGA引脚区的最终结果：通过变动过孔的行或列来容纳两条导线T1、T2或走线而不损害印刷电路板的可制造性。
现在参考图5，显示了本发明应用于许多传输对TP1、TP2必须从指定的封装逃逸并且由特定的集成电路的电气要求规定的情形。图6显示了本发明应用于BGA电路板以增加其可布线性。注意，通过定义，本发明允许可布线性增加百分之五十而不损害印刷电路板的可制造性。
图7和8显示了使用本发明来容纳来自如图8所示的两个不连接的集成电路(IC)经过BGA引脚区域的传输对通过。也就是说芯片A和芯片B连接到一个或多个传输对TP，所述传输对必须在芯片C下面通过而实际不与芯片C相连。
                            优点
1.简单的、有成本效益的和低风险的解决方案，仅需改变电路板的布图设计来解决可制造性的问题。
2.广泛适用于电信和其它领域的高性能电子系统。
因此，本申请公开了用于穿透式过孔定位的新颖的方法和装置，为了由接线板制造业者，特别是其设计车间使用，将所述方法结合在布图设计工具中。
本发明包括旨在通过印刷电路板上规则间隔的穿透式过孔栅格布置两条或更多走线的方法以及所得到的PCB产品。本发明的特性化特征在于其为在栅格中的过孔行和列之间的导电走线提供了更大的、额外的可用布线空间，布线空间的增加是通过转变沿栅格的轴的相邻行或列中的一个或两者的位置来获得的。本发明也可以结合到计算机辅助设计(CAD)工具中，用于根据本发明自动实现该方法的性能，并且优化最后得到的可布线性。另外，具有由上面定义的方法得到的所述特性(即穿透式过孔的非正常间距栅格)的印刷电路板是有具有新颖性的。
虽然涉及本发明的优选实施例来描述本发明，但应当理解本发明的其它实施例、改变和修改对于本领域技术人员是显而易见的。

Claims (11)

1.一种用于在球栅阵列(BGA)多层印刷接线板连接盘模式中的过孔行之间提供增大间隔的方法，其中在所述模式中的所述连接盘通过连接器连接所述过孔，所述方法包括：
旋转、延伸和/或截短选择的连续的连接器并且旋转行或列或选择的连续的行或列中连接器各自对应的过孔，以在所述BGA连接盘模式中的过孔行或列之间获得所述增大间隔。
2.根据权利要求1的方法，其中在互为相反的方向上旋转、延伸和/或截短连接器的至少两个连续的行或列及其相应的过孔。
3.根据权利要求1的方法，执行所述旋转和分隔是为了在过孔的相邻行或列之间获得更宽的电路走线布线通道。
4.根据权利要求1的方法，其中布线通道的不可使用的部分转移给指定的通道，以使所述部分的积累总和变为可用的额外布线通道。
5.一种BGA基底或印刷接线板，其中根据权利要求1描述的方法修改过孔和连接器模式。
6.一种计算机辅助设计(CAD)程序，用于在布图设计期间自动应用权利要求1定义的方法以便优化最后得到的可布线性。
7.根据权利要求6的方法，其中可布线性的优化并不局限于最小化层数来逃逸，还包括考虑被选的电、热和其它参数。
8.一种提供增加通过两行或更多行的穿透式过孔走线的布线的方法，所述过孔由连接器连接到连接盘的互相垂直导向的行，所述行以标准球栅阵列(BGA)多层印刷接线板栅格间距分隔开，所述方法包括：在选择的过孔栅格列或行之间提供增大的间隔，这样所述过孔的一些所述栅格间距等于所述标准BGA的栅格间距并且至少一些是较大的栅格间距。
9.根据权利要求8的方法，其中通过至少两个累积的连续的过孔和连接器转换获得所述较大的栅格间距，以使得能实现的可用层间走线空间相对变大。
10.一种根据权利要求8的方法制造的具有列和/或行之间信号走线空间的球栅阵列电路板。
11.一种具有权利要求9的方法定义的走线布线通道的BGA电路板。
CN200510023011.2A 2004-11-19 2005-11-18 用于为改良的电路板布线提供非标准宽度间距的方法和球栅阵列基底以及印刷接线板 Active CN100574570C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/991,360 US7269813B2 (en) 2004-11-19 2004-11-19 Off-width pitch for improved circuit card routing
US10/991,360 2004-11-19

Publications (2)

Publication Number Publication Date
CN1805664A true CN1805664A (zh) 2006-07-19
CN100574570C CN100574570C (zh) 2009-12-23

Family

ID=35677385

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510023011.2A Active CN100574570C (zh) 2004-11-19 2005-11-18 用于为改良的电路板布线提供非标准宽度间距的方法和球栅阵列基底以及印刷接线板

Country Status (4)

Country Link
US (1) US7269813B2 (zh)
EP (1) EP1812967B1 (zh)
CN (1) CN100574570C (zh)
WO (1) WO2006053891A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012031517A1 (zh) * 2010-09-06 2012-03-15 创扬通信技术（深圳）有限公司 多层印刷电路板设计方法及多层印刷电路板
CN102621466A (zh) * 2012-03-22 2012-08-01 上海华力微电子有限公司 一种老化测试板及制作该板的方法
CN101154247B (zh) * 2006-09-29 2012-09-05 富士通株式会社 电路板信息获取和转换方法及其装置
CN103187390A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(北京)有限公司 具有改进排布方式的通孔阵列和具有该阵列的半导体器件
CN107734842A (zh) * 2017-09-22 2018-02-23 郑州云海信息技术有限公司 一种提升高密度孔印刷电路板信赖性的方法
TWI724447B (zh) * 2018-08-13 2021-04-11 日商日本麥克隆尼股份有限公司 配線基板設計支援裝置，配線基板通孔配置方法及配線基板通孔配置程式

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101673887B (zh) * 2004-11-29 2013-04-10 Fci公司 改进的匹配阻抗表面贴装技术基底面
US7284221B2 (en) 2004-11-29 2007-10-16 Fci Americas Technology, Inc. High-frequency, high-signal-density, surface-mount technology footprint definitions
US7709747B2 (en) 2004-11-29 2010-05-04 Fci Matched-impedance surface-mount technology footprints
US7323787B2 (en) * 2005-01-25 2008-01-29 Alcatel Off-grid decoupling of ball grid array (BGA) devices and method
US7348667B2 (en) * 2005-03-22 2008-03-25 International Business Machines Corporation System and method for noise reduction in multi-layer ceramic packages
US7430800B2 (en) * 2005-06-06 2008-10-07 International Business Machines Corporation Apparatus and method for far end noise reduction using capacitive cancellation by offset wiring
US20080185181A1 (en) * 2006-11-08 2008-08-07 Pfeil Charles L Alternating via fanout patterns
US8103988B2 (en) * 2006-11-08 2012-01-24 Mentor Graphics Corporation Use of breakouts in printed circuit board designs
JP5583332B2 (ja) * 2008-06-06 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル スルーホール配置装置およびスルーホール配置方法
US8273994B2 (en) * 2009-12-28 2012-09-25 Juniper Networks, Inc. BGA footprint pattern for increasing number of routing channels per PCB layer
DE112012004185T5 (de) * 2011-10-07 2014-06-26 Volterra Semiconductor Corp. Leistungsmanagements-Anwendungen von Zwischenverbindungssubstraten
US9627306B2 (en) * 2012-02-15 2017-04-18 Cypress Semiconductor Corporation Ball grid structure
US9922161B2 (en) * 2013-02-27 2018-03-20 The Regents Of The University Of California IC layout adjustment method and tool for improving dielectric reliability at interconnects
US9679861B1 (en) 2016-03-24 2017-06-13 Altera Corporation Integrated circuit package with active warpage control printed circuit board mount
CN111383932B (zh) * 2018-12-30 2022-04-12 浙江宇视科技有限公司 一种小间距bga自动出线方法及装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844810A (en) * 1995-05-30 1998-12-01 General Electric Company Scaled adaptive lithography
US5784262A (en) 1995-11-06 1998-07-21 Symbios, Inc. Arrangement of pads and through-holes for semiconductor packages
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US6160715A (en) * 1998-09-08 2000-12-12 Lucent Technologies Inc. Translator for recessed flip-chip package
US6175158B1 (en) * 1998-09-08 2001-01-16 Lucent Technologies Inc. Interposer for recessed flip-chip package
US6534872B1 (en) * 1998-10-13 2003-03-18 Sun Microsystems, Inc. Apparatus and system with increased signal trace routing options in printed wiring boards and integrated circuit packaging
US6310398B1 (en) * 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
US6150729A (en) * 1999-07-01 2000-11-21 Lsi Logic Corporation Routing density enhancement for semiconductor BGA packages and printed wiring boards
US6373139B1 (en) * 1999-10-06 2002-04-16 Motorola, Inc. Layout for a ball grid array
US6762366B1 (en) 2001-04-27 2004-07-13 Lsi Logic Corporation Ball assignment for ball grid array package
US20030047348A1 (en) * 2001-09-10 2003-03-13 Rebecca Jessep Grid array mounting arrangements
US6762489B2 (en) * 2001-11-20 2004-07-13 International Business Machines Corporation Jogging structure for wiring translation between grids with non-integral pitch ratios in chip carrier modules
US7816247B2 (en) * 2003-02-25 2010-10-19 Broadcom Corporation Optimization of routing layers and board space requirements for ball grid array package implementations including array corner considerations

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154247B (zh) * 2006-09-29 2012-09-05 富士通株式会社 电路板信息获取和转换方法及其装置
WO2012031517A1 (zh) * 2010-09-06 2012-03-15 创扬通信技术（深圳）有限公司 多层印刷电路板设计方法及多层印刷电路板
CN103187390A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(北京)有限公司 具有改进排布方式的通孔阵列和具有该阵列的半导体器件
CN103187390B (zh) * 2011-12-31 2016-04-13 中芯国际集成电路制造(北京)有限公司 具有改进排布方式的通孔阵列和具有该阵列的半导体器件
CN102621466A (zh) * 2012-03-22 2012-08-01 上海华力微电子有限公司 一种老化测试板及制作该板的方法
CN107734842A (zh) * 2017-09-22 2018-02-23 郑州云海信息技术有限公司 一种提升高密度孔印刷电路板信赖性的方法
TWI724447B (zh) * 2018-08-13 2021-04-11 日商日本麥克隆尼股份有限公司 配線基板設計支援裝置，配線基板通孔配置方法及配線基板通孔配置程式

Also Published As

Publication number Publication date
WO2006053891A1 (en) 2006-05-26
EP1812967A1 (en) 2007-08-01
US20060110848A1 (en) 2006-05-25
EP1812967B1 (en) 2012-02-29
US7269813B2 (en) 2007-09-11
CN100574570C (zh) 2009-12-23

Similar Documents

Publication Publication Date Title
CN1805664A (zh) 用于改良的电路板布线的非标准宽度间距
CN1842248B (zh) 球栅阵列偏栅去耦的设备及方法
US6150729A (en) Routing density enhancement for semiconductor BGA packages and printed wiring boards
CN1951161B (zh) 区域阵列零件的共用通路退耦
US7732260B2 (en) Semiconductor device power interconnect striping
US9445492B2 (en) Printed circuit board
DE102005060081B4 (de) Elektronisches Bauteil mit zumindest einer Leiterplatte und mit einer Mehrzahl gleichartiger Halbleiterbausteine und Verfahren
US6011695A (en) External bus interface printed circuit board routing for a ball grid array integrated circuit package
EP1753275A2 (en) Using rows/columns of micro-vias in a BGA interconnect grid to create improved PCB routing channels
US6538213B1 (en) High density design for organic chip carriers
US9681554B2 (en) Printed circuit board
US20020038724A1 (en) Chip scale package, printed circuit board, and method of designing a piinted circuit board
CN100525578C (zh) 用于提高电路板的定线密度的方法和这种电路板
US6919635B2 (en) High density microvia substrate with high wireability
US6662250B1 (en) Optimized routing strategy for multiple synchronous bus groups
GB2092830A (en) Multilayer Printed Circuit Board
US7281326B1 (en) Technique for routing conductive traces between a plurality of electronic components of a multilayer signal routing device
DE102017218273B4 (de) Halbleiterbaugruppe
US8125087B2 (en) High-density flip-chip interconnect
US8013253B2 (en) Electrical connection board and assembly of such a board and a semiconductor component comprising an integrated circuit chip
CN219678793U (zh) 印刷电路板及其布线结构
EP1461985B1 (en) Technique for accommodating electronic components on a multilayer signal routing device
JP3664743B2 (ja) バーンインボード
TW200405539A (en) Semiconductor device power interconnect striping

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant