CN1788344A - 制造具有小多晶晶粒的SiGe层的方法及相关结构 - Google Patents

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Abstract

所公开的实施例为一种制造SiGe层的方法，所述方法包括在第一压力下在单晶区(图3B的306)和至少一个隔离区(图3B的314与316)上沉积硅缓冲层(图3B的325)，其中在所述至少一个隔离区(图3B的314与316)上所述硅缓冲层(图3B的325)为连续的，即包括小多晶晶粒。所述方法还包括在第二压力下在所述硅缓冲层(图3C的325)上形成硅锗层(图3C的327)，其中在所述至少一个隔离区(图3C的314与316)上所述硅锗层(图3C的327)也是连续的，即包括小多晶晶颗粒。在一个实施例中，所述第一压力小于所述第二压力。在另一个实施例中，根据上述方法制造一种结构。

Description

制造具有小多晶晶粒的SiGe层的方法及相关结构
技术领域
本发明一般涉及半导体制造领域。更具体地说，本发明涉及在BiCMOS工艺中制造SiGe层的领域。
背景技术
在硅锗(“SiGe”)双极CMOS(“BiCMOS”)技术中，在单个半导体芯片中同时制造SiGe异质结双极晶体管(“HBT”)以及CMOS晶体管。制造SiGe HBT时需要形成，除了其它结构外，集电极、隔离区及基极。在SiGe BiCMOS器件中形成SiGe HBT期间，在集电极和隔离区上沉积SiGe层，以分别形成单晶SiGe基极以及与该单晶SiGe基极接触的SiGe多晶层。应注意，这种SiGe层沉积称为“非选择性”沉积，因为在芯片的整个表面上以“非选择性”方式沉积覆盖SiGe层，但是该SiGe层的结构取决于SiGe层沉积于其上的材料。具体地说，在集电极上生长单晶SiGe层，而在浅沟槽隔离(“STI”)区上生长多晶SiGe层，其中SiGe层通常形成大多晶晶粒。如上所述，这样形成的多晶SiGe典型地用于HBT的单晶SiGe基极的电连接。
不利地是，由于大多晶晶粒之间的空隙(void)，包括大多晶晶粒的SiGe层产生表面粗糙度增大的区域和“不连续”。由于电流必须在它们附近找到路径，这些区域与不连续会减低电导。并且，由大多晶晶粒的存在引起的不连续导致在与BiCMOS工艺相关联的蚀刻步骤期间对下面的层，例如下面的CMOS结构的保护降低。
因此，在BiCMOS技术中存在着对于制造具有小多晶晶粒的SiGe层的需要，其可导致提高的连续性以及降低的表面粗糙度，因而增大电导率，并在BiCMOS工艺中的蚀刻步骤期间减少对CMOS结构的可能的损伤。
发明内容
本发明旨在制造具有小多晶晶粒的SiGe层的方法及相关结构。本发明解决了现有技术中对于包括小多晶晶粒的SiGe层的需要，其可导致提高的连续性以及降低的表面粗糙度，因而增大电导率，并在制造期间减少对CMOS结构的可能的损伤。
根据一个实施例，本发明为一种制造SiGe层的方法，所述方法包括在第一压力下在单晶区和至少一个隔离区上沉积硅缓冲层，其中在所述至少一个隔离区上所述硅缓冲层是连续的，即包括小多晶晶粒。所述方法还包括在第二压力下在所述硅缓冲层上形成硅锗层，其中在所述至少一个隔离区上所述硅锗层也是连续的，即包括小多晶晶粒。在一个实施例中，所述第一压力小于所述第二压力。例如，所述第一压力可小于或等于约50托(Torr)，而所述第二压力可大于或等于约100托。在另一个实施例中，本发明为一种根据上述方法制造的结构。对于现有技术的普通技术人员来说，在阅览了以下说明与附图之后，本发明的其它特征与优点将变得更加显而易见。
附图说明
图1示出了在为实施本发明的实施例所采取的步骤应用之前代表性SiGe BiCMOS结构的一些特征的截面图；
图2示出了流程图，说明了为实施本发明的实施例所采取的步骤；
图3A示出了根据本发明的一个实施例形成的在进行了图2的步骤203之后代表性SiGe HBT的一些特征的截面图；
图3B示出了根据本发明的一个实施例形成的在进行了图2的步骤205之后代表性SiGe HBT的一些特征的截面图；以及
图3C示出了根据本发明的一个实施例形成的在进行了图2的步骤207之后代表性SiGe HBT的一些特征的截面图。
具体实施方式
本发明旨在制造具有小多晶晶粒的SiGe层的方法及相关结构。下面的说明包含关于实施本发明的具体信息。现有技术的技术人员将会发现，可采用不同于在本申请中具体讨论的方式实施本发明。此外，为了不使本发明难于理解，本发明的一些具体细节没有进行讨论。在本申请中没有说明的具体细节是现有技术的普通技术人员所熟知的。
本申请的附图及其结合的详细说明仅旨在本发明的代表性实施例。为保持简短起见，利用本发明原理的本发明的其它实施例没有在本申请中具体说明，也没有在本附图中具体示出。
图1示出了在为实施本发明的实施例所采取的步骤应用之前代表性SiGe BiCMOS结构的各种特征与元件的截面图。已略去了对于现有技术的普通技术人员显而易见的特定细节及特征。结构100包括，除了其它结构外，衬底102、埋层104、集电极106、集电极沟道(sinker)108、深沟槽110与112，以及隔离区114、116与118。埋层104位于衬底102内，其可通过注入掺杂形成。集电极沟道108位于埋层104上并与其接触。可通过将重度浓掺杂剂从集电极沟道108的表面向下扩散至埋层104形成集电极沟道108。埋层104与集电极沟道108包括N+型材料，即相对重掺杂的N型材料。埋层104与集电极沟道108提供从集电极106至集电极接触(在任何附图中未示出)的低电阻电路径。
如图1所示，集电极106位于埋层104上并与其接触。集电极106包括N型单晶硅，可利用减压化学气相沉积(“RPCVD”)工艺外延沉积该N型单晶硅。由图1可以看出，深沟槽结构110与112以及隔离区114、116与118提供与在衬底102上的其它器件的电隔离。在衬底102中形成深沟槽结构110与112。可通过STI工艺形成由非热氧化物构成的隔离区114、116与118。
图2示出了流程图，说明了为实施本发明的实施例所采取的代表性工艺步骤。图2的流程图200中已略去了对于现有技术的普通技术人员显而易见的特定细节及特征。例如，现有技术中公知一个步骤可由一个或多个子步骤构成，或者包括具体设备或材料。虽然流程图200中所示的步骤201至209足以说明本发明的一个实施例，本发明的其它实施例可利用与流程图200中所示的不同的步骤。
图3A、3B以及3C示出了根据本发明的一个实施例形成的在制造的中间阶段中代表性SiGe HBT的一些特征的截面图。该制造的中间阶段显示出根据本发明的一个代表性实施例形成的一个代表性SiGe HBT结构的基本制造的一些特征。该制造阶段将在下面关于图2的流程图200进行更详细的说明。
参考图2与3A，在流程图200中的步骤201中，在P型衬底(在图3A中未示出)中形成双极器件的CMOS器件、埋层、深沟槽(在图3A中都未示出)、集电极306以及隔离区314与316。图3A中的集电极306以及隔离区314和316分别与图1中的集电极106以及隔离区114和116类似。隔离区314和316包括可通过STI工艺形成的非热氧化物。集电极306包括可利用RPCVD工艺外延沉积的N型单晶硅。
在流程图200中的步骤203中，在结构303上进行包括“HF湿法清洗”工艺和“氧化物去除”工艺的“预清洗”工艺，该“预清洗”工艺从上表面340去除氧化物层(未示出)，且为外延沉积准备上表面340。在一个实施例中，氧化物移除工艺可包括在从约800摄氏度(℃)至约1000℃之间范围内的温度下氢气中烘焙，随后将温度降低至处理温度，该处理温度可低于约700℃。在一个实施例中，处理温度为约670℃。
参考图2与3B，在流程图200中的步骤205中，分别在部分332、334以及336处的隔离区314、集电极306以及隔离区316之上沉积硅缓冲层325，以开始SiGe层的形成。如下面将进一步说明的，根据本发明，硅缓冲层325在部分332与336处包括小多晶晶粒，虽然通常在浅沟槽隔离区314与316的非热氧化物之上形成大多晶晶粒。由于集电极306包括单晶硅，硅缓冲层325在部分334处包括单晶硅。
根据本发明及在步骤205期间，在第一低压下沉积硅缓冲层325，持续时间为第一时间间隔，以在分别位于非热氧化物浅沟槽隔离区314与316上的硅缓冲部分332与336中形成小晶粒“成核”层。在第一低压下，沉积硅缓冲层325有利地控制硅缓冲层325的成核，以在隔离区314与316上产生小多晶晶粒。在一个实施例中，该低压小于或等于约50托，其施加的时间间隔为约200秒。可在低于约700℃的温度下沉积硅缓冲层325。在一个实施例中，在约670℃的温度下沉积硅缓冲层325。
参考图2与3C，在流程图200的步骤207中，在第二高压下在硅缓冲层325上沉积硅锗层327，持续时间为第二时间间隔。换句话说，步骤207的第二压力高于大于步骤205的第一压力。在一个实施例中，第二压力大于或等于约100托，且第二时间间隔为约600秒。可在低于约700℃的温度下沉积硅锗层327。在一个实施例中，在约670℃的温度下沉积硅缓冲层327。
在部分332与336的硅锗层327包括小多晶晶粒，因为在硅锗层327的沉积期间，在部分332与336的硅缓冲层325的小多晶晶粒结构被复制。因为在隔离区314与316上其(即硅缓冲层325与SiGe层327)包括小多晶晶粒，认为在隔离区上SiGe层327与硅缓冲层325是“连续的”。更具体地说，在本申请中采用“连续的”一词，以表示具有显著小于在非热氧化物隔离区上形成的常规SiGe多晶材料的晶粒的SiGe多晶材料。总之，为形成小多晶晶粒SiGe层327，在步骤205中，在第一低压下沉积硅缓冲层，以在隔离区上形成包括小多晶晶粒的成核层；并且在步骤207中，在第二高压下，在硅缓冲层上沉积硅锗层，以复制隔离区上成核层的小多晶晶粒。
以上述方式在隔离区上形成的结构包括紧密堆积的小多晶晶粒，其有利地提高了连续性并减低了表面粗糙度，这增加了位于隔离区314与316上的SiGe多晶的电导率，并且在随后的蚀刻步骤期间减少对CMOS结构的可能的损伤。如上所述，当在非热氧化物区例如隔离区314与316上生长时，常规技术不利地形成包括大多晶晶粒的SiGe层。在本发明中，在部分332与336的SiGe层327有利地包括紧密堆积的小多晶晶粒，这改善了SiGe层的连续性及表面粗糙度。
参考图2，在流程图200的步骤209中，制造其它组件以完成BiCMOS器件的制造。例如，可在图3C的SiGe层327上形成发射极。总之，与常规技术相比，以上述方式在SiGe-BiCMOS集成期间形成基础结构可更有利地在隔离区上形成包括小多晶晶粒的SiGe层。因此，由于在隔离区上SiGe层的紧密堆积的小多晶晶粒结构，可得到提高的连续性及降低的表面粗糙度。此外，本发明可增大硅锗层的电导率，并且在随后的蚀刻步骤期间减少对CMOS结构的可能的损伤。
根据本发明的上述说明，很显然，可采用各种技术实施本发明的构思而不脱离其范围。此外，虽然具体参考特定的实施例说明了本发明，现有技术的普通技术人员将认可，只要不脱离本发明的精神和范围，可在形式和细节上进行修改。所述实施例在所有方面将被认为是说明性的而非限制性的。还应理解，本发明不限于这里所述的具体实施例，只要不偏离本发明的范围，可进行各种重新设置、修改和替换。
至此，制造具有小多晶晶粒的SiGe层及相关结构的方法已说明完毕。

Claims (20)

1.一种在半导体芯片中制造结构的方法，包括以下步骤：
在第一压力下在单晶区和至少一个隔离区上沉积硅缓冲层，其中在所述至少一个隔离区上所述硅缓冲层是连续的；以及
在第二压力下在所述硅缓冲层上形成硅锗层，其中在所述至少一个隔离区上所述硅锗层是连续的。
2.根据权利要求1的方法，其中所述沉积所述硅缓冲层的步骤包括以下步骤：
在所述单晶区和所述至少一个隔离区上进行预清洗工艺；以及
在所述第一压力下在所述单晶区和所述至少一个隔离区上沉积所述硅缓冲层，其中在所述至少一个隔离区上所述硅缓冲层是连续的。
3.根据权利要求1的方法，其中所述第一压力小于所述第二压力。
4.根据权利要求1的方法，其中所述第一压力小于或等于约50托。
5.根据权利要求1的方法，其中所述第二压力大于或等于约100托。
6.根据权利要求1的方法，其中在低于或等于约700℃的温度下进行所述沉积所述硅缓冲层的步骤和所述形成所述硅锗层的步骤。
7.根据权利要求1的方法，其中在等于约670℃的温度下进行所述沉积所述硅缓冲层的步骤和所述形成所述硅锗层的步骤。
8.根据权利要求1的方法，其中进行所述在第一压力下在单晶区和至少一个隔离区上沉积所述硅缓冲层的步骤，持续时间等于约200秒。
9.根据权利要求1的方法，其中进行所述在第二压力下在所述硅缓冲层上形成所述硅锗层的步骤，持续时间等于约600秒。
10.一种在半导体芯片中制造结构的方法，包括以下步骤：
进行预清洗工艺；
在第一压力下在单晶区和至少一个隔离区上沉积硅缓冲层，其中在所述至少一个隔离区上沉积的所述硅缓冲层是连续的；以及
在第二压力下在所述硅缓冲层上形成硅锗层，其中所述第一压力小于所述第二压力，并且其中在所述至少一个隔离区上形成的所述硅锗层是连续的。
11.根据权利要求10的方法，其中所述第一压力小于或等于约50托。
12.根据权利要求10的方法，其中所述第二压力大于或等于约100托。
13.根据权利要求10的方法，其中在低于或等于约700℃的温度下进行所述沉积所述硅缓冲层的步骤和所述形成所述硅锗层的步骤。
14.根据权利要求10的方法，其中在等于约670℃的温度下进行所述沉积所述硅缓冲层的步骤和所述形成所述硅锗层的步骤。
15.根据权利要求10的方法，其中所述至少一个隔离区是STI区。
16.一种在半导体芯片中的结构，包括：
单晶区；
至少一个隔离区，位于邻近所述单晶区；
硅缓冲层，位于所述至少一个隔离区与所述单晶区上，其中在所述至少一个隔离区上所述硅缓冲层是连续的；以及
硅锗层，位于所述硅缓冲层上，其中在所述至少一个隔离区上所述硅锗层是连续的。
17.根据权利要求16的结构，其中所述至少一个隔离区是STI区。
18.根据权利要求16的结构，其中所述至少一个隔离区包括非热氧化物。
19.根据权利要求16的结构，其中所述单晶区包括单晶硅。
20.根据权利要求16的结构，其中所述单晶区包括集电极。
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