CN1752765A - 半导体构装元件的自动化测试装置 - Google Patents

Abstract

本发明公开了一种半导体构装元件的自动化测试装置，包括一工作平台、一供料单元、一输送单元、一第一测试单元、一第二测试单元，及一出料单元。该供料单元与该工作平台连接，可输出多个待测试的半导体构装元件。该输送单元架设于该工作平台上，可将该供料单元输出的半导构装元件运送至预定的位置。该第一测试单元可对该半导体构装元件进行基本电性测试。该第二测试单元具有至少一个测试公板，可对该半导体构装元件进行公板测试。该出料单元具有多个分类槽，该输送单元可根据预先定义的测试结果对该多个半导体构装元件进行分类置放。根据本发明的自动化测试装置可降低测试成本与测试时间，并同时提高半导体测试的错误涵盖率。

Description

半导体构装元件的自动化测试装置

技术领域

本发明涉及一种测试装置，特别涉及一种用于半导体构装元件的自动化分类测试装置。

背景技术

半导体最终的测试制程是在半导体元件构装后，通过一测试设备(TESTER)来测试构装完成的产品的性能，以保证出厂的半导体构装元件在功能上的完整性，并对已测试的产品根据其性能分类筛选，以作为半导体构装元件不同等级的评价依据。

然而，随着科技的日新月异，许多半导体芯片的功能愈来愈多样化，运行速度也不断提高。现有测试设备的功能，已逐渐不再能满足该半导体芯片的测试，即使厂商适时推出相对应的测试设备，但其价格相当昂贵，使得测试成本大增。

此外，检验半导体芯片的各项功能除了该测试设备需提供在硬件上的支持之外，还需要编写测试软件，通过软件仿真该半导体芯片真实的工作环境，以确保半导体芯片的各项功能可按照半导体元件初期设计的要求进行工作。

但是，开发一个测试程序往往需要耗费相当长的时间，通常一个半导体芯片的测试程序从无到可稳定使用，大约需半年的时间，这对产品生命周期较短的半导体芯片来说，可算得上是一大致命缺陷。而且，无论测试程序编写的多么详尽，还是无法找出部分的系统层次问题，因为所生产的半导体芯片并非可以单独运行，而是必须和其它的电子元件或半导体元件相互配合，才能发挥应有的功能。也正因为如此，其它配合元件的不可控因素太多，测试程序无法一一考虑到该半导体芯片在系统级(System Level)环境层次所面临的问题。

当该半导体芯片上的功能出现某种在元件测试过程中从未遇到过的顺序或组合时，可能就会产生使用上的问题。如果这些问题出现太多(或者在执行重要任务的产品中仅仅偶然出现)，用户将会认为这些产品不可靠甚至是不稳定的。也就是说，经过完整的半导体最终测试制程之后，仍然无法完全暴露半导体芯片中系统级的相互作用问题，进而导致经过测试之后还会产生误判。

发明内容

因此，本发明要解决的技术问题在于克服上述现有技术中存在的缺陷，提供一种可降低测试成本、并可节省测试时间、且具有降低产品误判率的半导体构装元件的自动化测试装置。

于是，根据本发明的半导体构装元件的自动化测试装置，包括：一工作平台、一供料单元、一输送单元、一第一测试单元、一第二测试单元，及一出料单元。

该工作平台具有一第一测试区，及一第二测试区。该供料单元与该工作平台连接，可输出多个待测试的半导体构装元件。该输送单元架设于该工作平台上，且可程序化控制地在该工作平台上进行三维空间上的移动，并能将该供料单元输出的半导构装元件运送至预定的位置。

该第一测试单元设置于该工作平台的第一测试区内，可接受该输送单元所运送的半导体构装元件，并对该半导体构装元件进行基本电性测试。该第二测试单元具有至少一个设置于该第二测试区内的测试公板，可接受该输送装置所运送已进行完基本电性测试的半导体构装元件，并对该半导体构装元件进行公板测试。该出料单元具有多个分类匣，该输送单元可根据预先定义的测试结果对该多个半导体构装元件进行分类置放。

本发明的技术效果在于该基本电性测试可提供半导体构装元件的电性测量功能，而该公板测试是以发表该半导体构装元件所认证的同步发表的公板作为测试中心，以取代昂贵的测试设备，同时可简化测试流程，达到降低测试成本与测试时间，同时提高半导体测试的错误涵盖率的效果。

附图说明

图1是本发明的半导体构装元件的自动化测试装置的较佳实施例的立体示意图；

图2是该较佳实施例中的一输送单元的侧视示意图；

图3是该较佳实施例中，一压持单元与一缓冲单元的立体示意图；

图4是图1中移去该压持单元的俯视示意图；以及

图5是本发明的半导体构装元件的自动化测试装置的较佳实施例的测试流程示意图。

具体实施方式

有关本发明的前述及其它技术内容、特点与功效，在以下参考附图的较佳实施例的详细说明中，将可清楚明了。

请参阅图1、2所示，根据本发明的半导体构装元件的自动化测试装置，适用于封装后的半导体测试制程，该半导体构装元件的自动化测试装置的较佳实施例包括：一工作平台2、一供料单元3、一输送单元4、一第一测试单元5、一第二测试单元6，及一出料单元7。

该工作平台2上具有一范围较小的第一测试区21，及一范围较大的第二测试区22。该供料单元3设置于该工作平台2的前端，并与该工作平台2邻接，并具有一供料匣31。该供料匣31内可堆栈容置多个半导体承载盘1，而每一个半导体承载盘1上装填有多个待测试的半导体构装元件11。

在该较佳的实施例中，该供料单元3还具有一预热架32，该预热架32可以独立提供升温加热的功能，在高温测试时，通过该输送单元4将该多个半导体构装元件11移动至该预热架32上进行预先加热。

该输送单元4架设于该工作平台2上，并具有一机器手臂41，该机器手臂41可程序化控制地在该工作平台2上进行三维空间上的移动，以将该供料单元3输出的半导体构装元件11运送至预定的位置。在该较佳的实施例中，该机器手臂41上具有两吸取头411，该两吸取头411可以真空吸引的方式自该半导体承载盘1上吸取该待测试的半导体构装元件11，并移动运送至指定的位置。

请配合参阅图3、4所示，该第一测试单元5设置于该工作平台2的第一测试区21的下方，并具有一测试端口51。该测试端口51可容置一半导体构装元件11，并对该半导体构装元件11进行基本电性测试。

在此，应注意的是，该第一测试单元5的基本电性测试包括由下列测试项目所构成的群组：开路/短路测试(OPEN/SHORTTEST)、输出最大漏电流/输出最小漏电流测试(IOH/IOL TEST)、总体电流测试(GROSS IDD TEST)、静态电流测试(STATIC IDDTEST)、动态电流测试(DYNAMIC IDD TEST)、输出最小漏电流/输出最大漏电流测试(IIL/IIH TEST)、输出高阻抗漏电流测试(IOZTEST)、输入高电位/输入低电位测试(VIH/VIL TEST)、输出高电位/输出低电位测试(VOH/VOL test)、时序测试(TIMING TEST)及此等测试项目的组合。

举例来说，以开路/短路测试而言，其目的是为确保该第一测试单元5与该半导体构装元件11的接触是否良好，同时检查该半导体构装线路内部是否有开路或短路的情形。以作为分析该半导体构装元件11好坏的依据。但是，因各种半导体构装元件11的产品特性不同，所需要的测试项目也有所不同，例如逻辑性集成电路(IC)与存储类集成电路(IC)所需的测试便有差异，而该较佳实施例仅是以一般逻辑性产品为例进行说明，而且即使是同属逻辑类集成电路(IC)，产品的不同测试项目也不尽相同，故实际实施时，不应以此为限。

该第二测试单元6设置于该工作平台2的第二测试区22的下方，并具有三个测试公板61。每一测试公板61上具有一测试插座611可供该半导体构装元件11置放，并对已经过基本电性测试的半导体构装元件11进行公板测试。但实际实施时，该测试公板61的数量也可以仅有一个，或更多个，其数量的增减并不限于本实施例所披露的。

值得一提的是，所谓测试公板61即为针对该半导体构装元件11的产品用途，以实际的电子元件及半导体元件，在一电路板上仿真出该半导体构装元件11的工作环境，且其规格是业界通用的标准。举例来说，若该项待测试的半导体构装元件11为一个人计算机主机用的芯片组，则该测试公板61即为该个人计算机的主机板，将该芯片组安装于该主机板上，并执行适当的程序，根据其所输出的功能是否符合预期要求，便可直接判断该待测的半导体封装元件11的好坏。

当然，这只是以该待测试的半导体封装元件11为芯片组集成电路(IC)为例进行的说明。现阶段的绘图芯片、整合性通讯芯片、网络卡，以及微处理器等都可以通过开发适当的测试公板61，搭配较已有的更为精巧的测试程序进行公板测试，并根据品质等级加以分类。

而公板测试即为该半导体构装元件11的产品功能测试，并非单纯以软件仿真测试环境，而是以实际的公板进行测试，所以可大大降低该半导体构装元件11的误测率。换言之，通过此阶段测试的半导体构装元件11即为确定可用的合格品。

该出料单元7设置于该工作平台2的前端，与该供料单元3间隔相邻，并具有多个分类匣71，可用以装载该多个经过测试公板61测试的半导体构装元件11。每一分类匣71根据预先定义的测试结果排列设置。在该较佳的实施例中，该出料单元7具有四个分类匣71，由左至右分别代表的是合格匣1(Pass Bin1)、合格匣2(PassBin2)、功能测试失败，及电性测试失败等四个分类匣71，经过测试公板61测试的半导体构装元件11，便会被该输送单元4根据测试结果输送至对应的分类匣71中。

在该第一较佳实施例中，该半导体构装元件的自动化测试装置还包括一缓冲单元8，及一压持单元9。该缓冲单元8设置于该工作平台2上，并具有多个缓冲座81，该多个缓冲座81可前后移动地分别对应设置于该测试端口51与该三个测试插座611的前方，且每一缓冲座81上设有两置放槽811，可供该半导体构装元件11置放。

该压持单元9对应设置于该三个测试插座611与该测试端口51的上方，并具有四个压持件91。在此，应注意的是，该压持件91的数量取决于该测试端口51与该测试插座611，故实际实施时，不应局限于本实施例的说明。

每一压持件91可上下移动地以真空吸引的方式自该缓冲座81上的置放槽811中吸取该半导体构装元件11，并将该半导体构装元件11压持置入该测试端口51或该测试插座611中，以使该半导体构装元件11与该第一、二测试单元5、6紧密结合，避免因接触不良而导致的测试失败。在该第一较佳实施例中，每一压持件91具有一可升温加热的导热块911，可在吸取该半导体构装元件11的过程中，通过该导热块911持续给予加热，以满足需进行高温测试的半导体构装元件11。

根据上述硬件架构，在下文中将说明本发明的半导体构装元件的自动化测试装置的实施方式。

在说明前需注意，以下的测试流程是以常温下的测试为例进行说明的。

参阅图5，首先，进行步骤10，工作人员将多个装载有待测试的半导体构装元件11的半导体承载盘1，依序堆栈置入该供料单元3的供料匣31内，该供料匣31可使得该半导体承载盘1具有升降的功能，以输出该半导体构装元件11。

接着，进行步骤20，该输送单元4的机器手臂41会移动至该供料匣31的上方，并下降至适当高度，再以该机器手臂41上的二吸取头411，分别吸取该半导体构装元件11后，移动至该第一测试区21内的缓冲座81的上方，并将该两吸取头411所吸附的半导体构装元件11置入该两置放槽811中。

接着，进行步骤30，该缓冲座81会往该压持单元9的方向移动，并停留在该第一测试区21内的压持件91的下方位置处。然后，该第一测试区21内的压持件91会下降至该缓冲座81上，并以真空吸引的方式自该缓冲座81上的置放槽811中吸取该半导体构装元件11。接着，该缓冲座81会立即后退，此时，该压持件91会将该半导体构装元件11置入该测试端口51中，以使该半导体构装元件11可与该第一测试单元5紧密结合，避免因接触不良而导致的测试失败。

而后，进行步骤40，当该半导体构装元件11完成基本电性测试之后，该压持件91会再度下降吸取，并将该半导体构装元件11自该测试端口51中脱离。同一时间，该机器手臂41会将该缓冲座81上另一置放槽811内的半导体构装元件11吸取移至前一个置放槽811内。

接着，进行步骤50，该缓冲座81会再度向前移动并将该空的置放槽811停留在该压持件91的下方，以使该压持件91将该经过基本电性测试的半导体构装元件11置入该置放槽811中。然后，若半导体构装元件11的测试结果为失败(Fail)，则进行步骤60，该输送单元4的机器手臂41会将该半导体构装元件11移至该出料单元7的电性测试失败分类匣71中。

若基本电性测试结果为合格(Pass)，则进行步骤70，该机器手臂41会将该半导体构装元件11移动至该第二测试区22内的其中一缓冲座81上。紧接着，该缓冲座81会往该压持单元9的方向移动，并停留在该第二测试区22内的压持件91的下方位置处。然后，该压持件91会下降至该缓冲座81上，并以真空吸引的方式自该缓冲座81上的置放槽811中吸取该半导体构装元件11。接着，该缓冲座81会立即后退，此时，该压持件91会将该半导体构装元件11压置入该测试插座611中，以使该半导体构装元件11可与该测试公板61紧密结合。

在此，应注意的是，由于基本电性测试的测试时间较短，通常为1～2秒，而公板测试所需时间较长，通常为20秒以上。所以，当该半导体构装元件11执行公板测试的同时，该第一测试区21内的基本电性测试已完成数次，并通过该机器手臂41一一移动至该第二测试区22的各个缓冲座81上置放。

而后，进行步骤80，当该半导体构装元件11完成公板测试之后，该压持件91会再度下降吸取，并将该半导体构装元件11自该测试插座611中脱离。同一时间，该机器手臂41会将该缓冲座81上的另一置放槽811内的半导体构装元件11吸取移至前一个置放槽811内。此时，该缓冲座81会再度向前移动并使该空的置放槽811停留在该压持件91的下方，以使该压持件91将经过公板测试的半导体构装元件11置入该置放槽811中。然后，根据该半导体构装元件11的测试结果，通过该输送单元4的机器手臂41将该半导体构装元件11移至该出料单元7的对应的分类匣71中，以完成一个完整的测试流程。

如欲进行高温测试，则在该输送单元4至该供料匣31吸取该半导体构装元件11之后，先将多个半导体构装元件11移置于该预热架32上，通过该预热架32的独立升温加热功能进行预热。之后其余的程序与前述相同，只是在该压持件91压持该半导体构装元件11的过程中，通过每一压持件91上的导热块911持续对该半导体构装元件11进行加热，以保证该半导体构装元件11在测试当中可继续维持在设定的测试温度之下。

根据上述说明可知，本发明的半导体构装元件的自动化测试装置，确实具有下列所述的有益效果：

一、缩短了测试时间：

本发明在硬件设计上结合基本电性测试与公板测试，屏除了现有技术中的软件仿真测试，不需如现有技术一样，受限于测试设备的硬件与软件能力而必须经过层层测试，所以可将繁复的半导体测试流程精简。此外，以多组公板测试架构，搭配该缓冲单元与该压持单元的设计，分散该基本电性测试，使其速度加快，避免了该公板测试速度较慢所造成的待机时间，所以确实可以缩短测试时间。

二、降低了测试成本：

本发明的半导体构装元件的自动化测试装置，以公板作为测试中心，取代了昂贵的测试设备，由于公板的来源广泛，且价格相对便宜，并可节省测试程序的开发时间，所以可有效降低测试成本，提高竞争力。

三、提高了测试错误涵盖率：

测试的根本目的是为了暴露半导体构装元件在系统级环境中的相互作用问题，本发明的半导体构装元件的测试方法，以基本的电性测试搭配实体的公板进行测试，可对待测的半导体构装元件进行最直接的完整测试，将隐性的误测率完全暴露出来，提高了测试的错误涵盖率。

综上所述，本发明的半导体构装元件的自动化测试装置，通过新的测试规划，简化了设计测试架构及流程，对于降低测试时间及成本有重大的影响，并大幅简化了各类半导体产品的测试方法，减少了测试所耗费的时间，提高了测试的错误涵盖率，并完全解决了前述现有技术中存在的缺陷。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (7)

1.一种半导体构装元件的自动化测试装置，其特征在于所述半导体构装元件的自动化测试装置包括：

一工作平台(2)，具有一第一测试区(21)、及一第二测试区(22)；

一供料单元(3)，与所述工作平台(2)连接，可输出多个待测试的半导体构装元件(11)；

一输送单元(4)，架设于所述工作平台(2)上，所述输送单元(4)可程序化控制地在所述工作平台(2)上进行三维空间上的移动，且能将所述供料单元(3)输出的所述半导构装元件(11)运送至预定的位置；

一第一测试单元(5)，设置于所述工作平台(2)的第一测试区(21)，可接受所述输送单元(4)所运送的所述半导体构装元件(11)，并对所述半导体构装元件(11)进行基本电性测试；

一第二测试单元(6)，具有至少一个设置于所述第二测试区(22)内的测试公板(61)，可接受所述输送单元(4)所运送的已进行完基本电性测试的半导体构装元件(11)，并对所述半导体构装元件(11)进行公板测试；以及

一出料单元(7)，具有多个分类匣(71)，所述输送单元(4)可根据预先定义的测试结果对所述多个半导体构装元件(11)进行分类置放。

2.根据权利要求1所述的半导体构装元件的自动化测试装置，其特征在于，还包括一缓冲单元(8)、以及一压持单元(9)，所述缓冲单元(8)设置于所述工作平台(2)上，并具有多个缓冲座(81)，所述多个缓冲座(81)可前后移动地分别对应设置于所述测试端口(51)与所述测试插座(611)的前方，且每一个缓冲座(81)上设有两置放槽(811)，可供所述半导体构装元件(11)置放，而所述压持单元(9)对应设置于所述测试插座(611)与所述测试端口(51)的上方，并具有四个压持件(91)，每一个所述压持件(91)可上下移动地以真空吸引的方式自所述缓冲座(81)上吸取所述半导体构装元件(11)，并将所述半导体构装元件(11)压置入所述测试端口(51)及所述测试插座(611)中，以使所述半导体构装元件(11)可与所述第一、二测试单元(5、6)紧密结合。

3.根据权利要求1所述的半导体构装元件的自动化测试装置，其特征在于，所述供料单元(3)具有一供料匣(31)，所述供料匣(31)内可堆栈容置多个半导体承载盘(1)。

4.根据权利要求1所述的半导体构装元件的自动化测试装置，其特征在于，所述输送单元(4)具有一机器手臂(41)，所述机器手臂(41)上具有吸取头(411)，所述吸取头(411)可以真空吸引的方式自所述半导体承载盘(1)上吸取所述待测试的半导体构装元件(11)，并移动运送至指定的位置。

5.根据权利要求1所述的半导体构装元件的自动化测试装置，其特征在于，所述第一测试单元(5)具有一测试端口(51)，所述测试端口(51)可容置所述半导体构装元件(11)。

6.根据权利要求1所述的半导体构装元件的自动化测试装置，其特征在于，所述第二测试单元(6)具有多个测试公板(61)，每一个所述测试公板(61)上具有一可供所述半导体构装元件(11)置放的测试插座(611)。

7.根据权利要求1所述的半导体构装元件的自动化测试装置，其特征在于，所述出料单元(7)具有多个分类匣(71)，可用以装载所述多个经过公板测试的半导体构装元件(11)，而每一个所述分类匣(71)根据预先定义的测试结果排列设置。

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