CN1750284A - 半导体元件及其制造方法和电子部件单元 - Google Patents

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Abstract

本发明提供了高品质的半导体元件。该半导体元件具有：基板、在基板上方形成的复合接合层、在复合接合层上方形成的第1电极、在包含第1电极的区域中形成的半导体层和在半导体层上的一部分区域中形成的第2电极，并且，在接合包含基板和第1接合层的支撑基板与包含半导体层、第1电极和第2接合层的半导体层叠结构时形成复合接合层，第1或第2接合层包含共晶成分，支撑基板和半导体层叠结构的至少一方具有含有扩散材料的扩散材料层，并且，第1或第2接合层的一方所包含的共晶成分与另一方的接合层混合而形成第1混合体，进而第1混合体与扩散材料层所包含的扩散材料混合而形成熔融温度高于第1混合体的熔融温度的第2混合体，由此形成复合接合层。

Description

半导体元件及其制造方法和电子部件单元
技术领域
本发明涉及半导体元件及其制造方法和电子部件单元。
背景技术
提出了具有将半导体发光层粘合在导电性基板上的结构的半导体发光元件(例如，参照专利文献1、2、3、4和5)。
图19是表示具有上述结构的现有的半导体发光元件61的一例的概略剖视图。例如，在作为以高浓度添加了n型杂质的Si基板的导电性支撑基板63上层叠由金属构成的反射层68。在反射层68上从下至上依次外延生长了对空穴具有势垒功能的n型包覆层66、通过空穴与电子的复合而发光的活性层65和对电子具有势垒功能的p型包覆层64。在p型包覆层64上形成p侧欧姆电极62。另外，在导电性支撑基板63的与形成反射层68的面相反的面上形成n侧取出电极67。
由活性层65产生、在到达导电性支撑基板63之前入射到反射层68的光被反射层68反射而取出到半导体发光元件61的外部。减小反射率的角度依赖性而形成反射层，可提高光的取出效率。
图20(A)～(D)是用于说明图19所示的半导体发光元件61的制造方法的概略剖视图。
参照图20(A)。在导电性支撑基板63上层叠反射层68，从而形成第1基板70。
参照图20(B)。例如在由GaAs形成的临时基板(生长基板)69上从下至上依次外延生长p型包覆层64、活性层65和n型包覆层66，从而形成第2基板71。
参照图20(C)。将图20(A)所示的第1基板70与图20(B)所示的第2基板71粘结在一起，使金属层68与n型包覆层66接合。
参照图20(D)。在除去临时基板69之后，在p型包覆层64上形成p侧欧姆电极62，在导电性支撑基板63的与形成反射层68的面相反的面上形成n侧取出电极67。
在具有粘合结构的元件中，在经过粘合工序之后，形成欧姆电极。为了得到欧姆结，要在高于粘合时的温度的温度(约400℃～500℃)下加热，因此由于用于粘合的由共晶材料或焊剂构成的接合层被再加热、再熔融而发生剥离(也包括并非完全剥离的“虚焊”)，该剥离成了降低可靠性的原因。
在上述情况下，反射层68与n型包覆层66形成欧姆接触，具有作为n侧电极的功能，但难以兼顾良好的反射特性与良好的欧姆结。其原因是：为形成欧姆结，需要合金化工序，但进行合金化时，因电极材料扩散而降低反射率。
在接合(粘合)第1基板70与第2基板71时采用焊剂或共晶材料(未图示)，但由于焊剂或共晶材料会侵入到反射层，因而还存在反射层的反射特性降低的问题。另外，希望提高基板70与接合层之间的接合的可靠性。还有，当粘合2个基板70、71时，在基板70大于基板71的情况下，还会出现焊剂或共晶材料在基板70上起球的问题。
再有，在专利文献5中记述了下述半导体发光元件的结构的技术方案，即：在反射层与焊剂层之间设置用于防止元素扩散的由钨(W)或钼(Mo)构成的焊剂阻挡层和用于提高粘着性的由镍(Ni)构成的焊剂接合层。
[专利文献1]特开2001-189490号公报
[专利文献2]特开2001-4449l号公报
[专利文献3]特开2002-217450号公报
[专利文献4]特开平5-251739号公报
[专利文献5]美国专利5917202号
发明内容
本发明的目的在于提供高品质半导体元件及其制造方法和电子部件单元。
按照本发明的一个方面，提供了一种半导体元件的制造方法，该制造方法具有：(a)准备第1基板的工序；(b)在上述第1基板上方形成第1接合层而得到支撑基板的工序；(c)准备第2基板的工序；(d)在上述第2基板上形成半导体层的工序；(e)在上述半导体层上方形成第2接合层而得到半导体层叠结构的工序；(f)形成包含扩散材料的扩散材料层的工序，其利用下述工序中的至少一道工序形成扩散材料层：(f1)在所述工序(b)中，在所述第1基板上方形成扩散材料层，且在所述扩散材料层上方形成所述第1接合层的工序、和(f2)在所述工序(e)中，在所述半导体层上方形成扩散材料层，且在所述扩散材料层上方形成所述第2接合层的工序；以及(g)使上述支撑基板的上述第1接合层与上述半导体层叠结构的上述第2接合层接合而得到接合体的工序，包括：(g1)在所述第1或第2接合层中包含共晶材料，并将所述第1接合层与所述第2接合层混合而形成第1混合体的工序；(g2)将所述第1混合体与所述扩散材料层的扩散材料混合而形成熔融温度高于所述第1混合体的熔融温度的第2混合体的工序。
按照该半导体元件的制造方法，可制造出粘合后的加热工序中的粘着性得以提高的高品质半导体元件。
另外，按照本发明的另一方面，提供了具有下述特征的半导体元件，即：具有基板；在所述基板上方形成的复合接合层；在所述复合接合层上方形成的第1电极；在包含所述第1电极的区域中形成的半导体层；和在所述半导体层上的一部分区域中形成的第2电极，在接合包含所述基板和第1接合层的支撑基板与包含所述半导体层、所述第1电极和第2接合层的半导体层叠结构时形成所述复合接合层，所述第1或第2接合层包含共晶成分，所述支撑基板和所述半导体层叠结构的至少一方具有含有扩散材料的扩散材料层，所述第1或第2接合层中的一方所包含的共晶成分与另一方的接合层混合而形成第1混合体，进而所述第1混合体与所述扩散材料层所包含的扩散材料混合而形成熔融温度高于所述第1混合体的熔融温度的第2混合体，由此形成所述复合接合层。
该半导体元件是具有良好的欧姆性、防止起球及降低电极功能、粘合后的加热工序中的粘着性得以提高的高品质半导体元件。
此外，按照本发明的另一方面，提供了具有下述特征的电子部件单元，即：基座；在所述基座上方形成的复合接合层；和在所述复合接合层上方形成的电子部件，并且，在接合包含所述基座和第1接合层的基座区域与包含所述电子部件和第2接合层的电子部件区域时形成所述复合接合层，所述第1或第2接合层包含共晶成分，所述基座区域和所述电子部件区域的至少一方具有含有扩散材料的扩散材料层，所述第1或第2接合层中的一方所包含的共晶成分与另一方的接合层混合而形成第1混合体，进而所述第1混合体与所述扩散材料层所包含的扩散材料混合而形成熔融温度高于所述第1混合体的熔融温度的第2混合体，由此形成所述复合接合层。
该电子部件单元是粘合后的加热工序中的粘着性得以提高的高品质电子部件单元。
按照本发明，可提供高品质半导体元件及其制造方法和电子部件单元。
附图说明
图1(A)～(H)是表示半导体发光元件的制造方法的概略剖视图。
图2(A)～(C)是用于说明图1(E)所示的半导体层叠结构31中呈现的半导体发光层22的结构的图。
图3是参照图1(A)～(H)来对制造方法进行说明的半导体发光元件的扫描型电子显微镜(Scanning Electron Microscope，SEM)照片。
图4是图3所示的扫描型电子显微镜(SEM)照片面上的拍摄到Ta扩散状态的扫描型电子显微镜(SEM)照片。
图5是图3所示的扫描型电子显微镜(SEM)照片面上的拍摄到Al扩散状态的扫描型电子显微镜(SEM)照片。
图6是图3所示的扫描型电子显微镜(SEM)照片面上的拍摄到Au扩散状态的扫描型电子显微镜(SEM)照片。
图7是图3所示的扫描型电子显微镜(SEM)照片面上的拍摄到Sn扩散状态的扫描型电子显微镜(SEM)照片。
图8是利用参照图1(A)～(H)所说明的制造方法制造出的半导体发光元件的概略剖视图。
图9是半导体发光元件的电极反射层的显微镜照片。
图10是半导体发光元件的电极反射层的显微镜照片。
图11是比较例的半导体发光元件的电极反射层的显微镜照片。
图12是比较例的半导体发光元件的电极反射层的显微镜照片。
图13(A)～(C)是表示具有同样效果的第1半导体发光元件制造方法的概略剖视图。
图14(A)～(C)是表示具有同样效果的第2半导体发光元件制造方法的概略剖视图。
图15(A)～(C)是表示具有同样效果的第3半导体发光元件制造方法的概略剖视图。
图16(A)～(C)是表示具有同样效果的第4半导体发光元件制造方法的概略剖视图。
图17(A)～(C)是表示具有同样效果的第5半导体发光元件制造方法的概略剖视图。
图18(A)～(C)是表示兼具电极层和反射层的半导体发光元件的制造方法的概略剖视图。
图19是表示现有的半导体发光元件61的一例的概略剖视图。
图20(A)～(D)是用于说明图19所示的半导体发光元件61的制造方法的概略剖视图。
图21(A)～(C)是表示具有同样效果的第6半导体发光元件制造方法的概略剖视图。
图22是切割工序后从表电极28侧拍摄利用参照图1说明的制造方法制造出的半导体发光元件的显微镜照片。
图23是切割工序后从表电极28侧拍摄比较例的半导体发光元件的显微镜照片。
图24(A)～(D)是表示电子部件单元的制造方法的概略剖视图。
具体实施方式
本申请是本申请发明人等深入研究了先前提出的技术方案(特愿2003-088181号)后提出的更高品质的半导体元件及其制造方法和电子部件单元的技术方案。
图1(A)～(H)是表示半导体发光元件的制造方法的概略剖视图。
参照图1(A)。例如在由以高浓度添加了n型或p型杂质的Si形成的导电性基板11的两面蒸镀Au层12，在氮气氛中，在400℃下进行合金化。Au层12的厚度为例如150～600nm。在此，一个Au层12的厚度设定为150nm，另一个Au层12的厚度设定为600nm。通过合金化，导电性基板11与Au层12形成一体，形成欧姆接触。
因此，可防止Au层12从导电性基板11剥离，从而可得到粘着性优良、具有良好的欧姆性、寿命长、可靠性高的半导体元件。另外，还能在半导体元件的制造过程中提高合金化的后续工序中的耐久性。
再有，导电性基板11可采用Si以外的材料，例如Cu等具有导电性且热导率高的材料。
利用电子束蒸镀法(EB法)，在一个Au层12(厚度为150nm的Au层12)上蒸镀Ti层13，在Ti层13上蒸镀Ni层14。Ti层13的厚度为100～200nm，Ni层14的厚度为50～150nm。在此，Ti层13、Ni层14的厚度分别设定为150nm、100nm。
参照图1(B)。利用电阻加热蒸镀法在Ni层14上蒸镀AuSn层15。AuSn层15的厚度为600～3000nm。在此，为2000nm。希望AuSn层15的组成为Au∶Sn＝约80重量％∶约20重量％(＝约70原子％∶约30原子％)，在此，也按上述组成构成AuSn层15。AuSn为共晶材料。AuSn层15只要以AuSn为主成分即可，例如也可在AuSn中加有添加物。
再有，Ti层13、Ni层14和AuSn层15还可利用溅射法来蒸镀。
将导电性基板11、Au层12、Ti层13、Ni层14和AuSn层15的层叠结构称为支撑基板30。
由于支撑基板30具备Ti层13和Ni层14，因而利用Ti层13的粘着性提高效果和Ni层14的沾湿性提高效果，可使最终结构的导电性基板11的粘着可靠性达到充分。进而，即使在后续工序中加热到作为AuSn层15的熔融温度的约280℃(共晶温度)，也可防止AuSn层15在支撑基板30上起球。所谓“起球”是指在大于等于共晶温度时暂时液化的AuSn因温度下降而再次固化时，由于在支撑基板30上偏析而局部地隆起的现象。
再有，在Ti层13上形成NiV层或Pt层以代替Ni层14，也能得到防止起球的效果。
参照图1(C)。接着，准备能与半导体发光层22进行晶格匹配的半导体基板2l，在半导体基板21上外延生长半导体发光层22。半导体发光层22通过注入电子、空穴，发出该半导体所固有的波长的光。
在此，采用GaAs基板作为半导体基板21。另外，交互层叠成分不同的AlGaInP系化合物半导体的势垒层与阱层作为半导体发光层22，形成多量子阱结构。半导体发光层22可由同质pn结、双异质结(DH)结构、单异质结(SH)结构构成。以n型包覆层、p型包覆层夹持半导体发光层的结构也称为半导体发光层。关于半导体发光层22，将在后面详述。
参照图1(D)。在半导体发光层22上形成反射电极层23。在制造后的半导体发光元件中，反射电极层23不仅具有电极功能，还具有反射层的功能，用于将半导体发光层22发出的光之中向与光取出侧相反一侧发出的光反射到光取出侧，以提高半导体发光元件的光取出效率。
反射电极层23由能与半导体发光层22形成欧姆结的金属形成。在此，由作为p型化合物半导体的AlGaInP系化合物形成半导体发光层22的表面，由AuZn形成厚度为300nm的p侧电极。反射电极层23利用例如电阻加热蒸镀法、电子束蒸镀法(EB法)、溅射法等在半导体发光层22上形成。
参照图1(E)。利用例如反应溅射法在反射电极层23上形成厚度为100nm的由氮化钽(TaN)构成的TaN层24。
在此，为了在半导体发光层22与反射电极层23(p侧电极)之间构成良好的欧姆结，进行了合金化。由于对P型的AlGaInP系化合物采用AuZn作为电极，因而在约500℃的氮气氛中进行热处理。
TaN层24在后续工序中在利用共晶材料接合(金属粘接)支撑基板30与包含半导体发光层22的结构体时防止共晶材料侵入(扩散到)反射电极层23侧。
在TaN层24上淀积由厚度为600nm的Al构成的Al层25。在淀积中可采用电子束蒸镀法(EB法)、电阻加热蒸镀法等。如后所述，Al层25有助于提高半导体发光元件的粘着性、最终防止因形成AuSnAl合金而导致共晶材料(AuSn)侵入(扩散)到反射电极层23侧、以及与此相伴实现半导体发光元件的品质提高。
在Al层25上蒸镀由厚度为100nm的钽(Ta)构成的Ta层26。在蒸镀中采用电子束蒸镀法(EB法)。由于Ta是高熔点金属，所以采用电阻加热蒸镀法难以蒸镀，而采用电子束蒸镀法(EB法)则能容易地使Ta层成膜。采用溅射法亦可。
如后所述，Ta层26具有在后续工序中利用共晶材料将包含半导体发光层22的结构体与支撑基板30接合(金属粘接)时，控制AuSn层15的AuSn与Al层25的Al的相互扩散(混合)的功能。
在Ta层26上淀积例如由厚度为200nm的Au形成的Au层27。Au层27在后续工序中，在利用共晶材料将包含半导体发光层22的结构体与支撑基板30接合(金属粘接)时，与支撑基板30的AuSn层15形成接合层。
将半导体基板21、半导体发光层22、反射电极层23、TaN层24、Al层25、Ta层26和Au层27的层叠结构称为半导体层叠结构31。
参照图1(F)。接着，通过例如热压焊(金属粘接)接合支撑基板30与半导体层叠结构31。所谓热压焊(金属粘接)是指通过施加使共晶材料熔融的温度，进而增加温度，接合设置有AuSn层15(共晶层)的支撑基板30与设置有Au层27的半导体层叠结构31的方法。AuSn层15与Au层27形成新的共晶材料(AuSn)，以此使两者接合。在氮气氛中，在300℃下对支撑基板30的AuSn层15与半导体层叠结构31的Au层27施加10分钟的约1Mpa的压力，使其粘着并保持，由此进行热压焊(金属粘接)。在接合时，由于共晶材料AuSn熔融，所以适当地固定支撑基板30和半导体层叠结构31而接合在规定的位置上。
再有，接合材料、接合时的氛围气体、接合温度和接合时间只要是不使所使用的共晶材料熔融而改变其特性(例如，因氧化等引起的接合强度变差)，并足以接合支撑基板30与半导体层叠结构31的材料、环境、温度和时间即可，不限于上述的材料、氛围气体、温度和时间。
参照图1(G)。在接合支撑基板30与半导体层叠结构31之后，除去半导体层叠结构31侧的半导体基板21(GaAs基板)。通过使用了氨/双氧水混合刻蚀剂的湿法刻蚀除去。再有，除去半导体基板21(GaAs基板)的方法不限于湿法刻蚀，也可采用干法刻蚀、化学机械研磨(CMP)、机械研磨法。也可以采用包含湿法刻蚀、干法刻蚀、化学机械研磨(CMP)、机械研磨法之中的至少1种方法的组合来进行。
再有，在参照图1(F)说明的工序中，支撑基板30侧的AuSn层15与半导体层叠结构31侧的Au层27通过热压焊(金属粘接)接合在一起，其结果是，新形成的AuSn层在图1(G)中表示为接合层29。
参照图1(H)。在除去半导体基板21后，在半导体发光层22上形成与半导体发光元件的表面上显现的半导体发光层22形成欧姆结的表电极28。蒸镀表电极的面上的半导体发光层22是n型半导体。因此，表电极28可由能够与n型半导体形成欧姆结的材料，例如AuSnNi、AuGeNi、AuSn、AuGe等材料形成。在此，采用了AuSnNi。
表电极28采用例如剥离(lift off)法形成。所谓剥离法是指通过在半导体发光层22上涂布光致抗蚀剂并利用光掩膜选择性地进行曝光，形成按所希望的电极形状开口的光致抗蚀剂图形，蒸镀电极材料，然后将光致抗蚀剂图形与其上的金属层一并剥离的方法。作为蒸镀电极材料的方法，可采用电阻加热蒸镀法、电子束蒸镀法(EB法)、溅射法等。
此外，为了在半导体发光层22与表电极28(n侧电极)之间构成良好的欧姆结，通过在氮气氛中进行约400℃的热处理而进行合金化。
经过以上的工序，制造出半导体发光元件。
本申请的发明人等对所制成的半导体发光元件的结构进行了研究。这一点将在以后详述。
在此，对于支撑基板30具有Ti层13和Ni层14的优点进行说明。如果在支撑基板30不具备这些层的情况下进行与半导体层叠结构31的热压焊(金属粘接)，第一，在支撑基板30与半导体层叠结构31之间产生剥离。第二，在支撑基板30大于半导体层叠结构31的情况下(虽然与图示的状态不同)，共晶材料在压焊后在支撑基板30上起球。这种起球在进行后续工序的光刻时产生弊端。例如，在参照图1(H)说明的工序中，偏析的共晶材料妨碍光掩膜与涂布了光致抗蚀剂的面粘着。因此，难以制作出尺寸小于等于10μm的任意形状的表电极28。即使采用先在半导体发光层22上蒸镀电极材料，然后利用光致抗蚀剂图形制作所希望的电极形状，通过刻蚀等除去不需要的电极的方法，只要包含光刻工序，就有起球的影响。再有，作为简便的电极形成法，还有采用公知的荫罩蒸镀法制作电极的方法，但用这种方法难以高精度地形成尺寸小于等于10μm的电极。
如果采用具有Ti层13和Ni层14的支撑基板30制造半导体发光元件，可避免上述问题，从而可制作高品质的半导体发光元件。
此外，附带叙述一下导电性基板11与Au层12的合金化。在两者的合金化中，收效较大的是与半导体层叠结构31进行粘合的一侧表面与Au层12的合金化。由于相反侧表面的电极材料的结构为芯片键合等用于取出电极的结构，所以也可以使用其它的电极材料，例如Ti/TiN/Al等。但是，为了简化工序，最好表里由同一材料形成。另外，不限定于Au，也可采用与Si形成欧姆接触的材料。例如，可采用Ni、Ti、Pt等。
利用图2(A)～(C)来说明图1(E)所示的半导体层叠结构31中呈现的半导体发光层22的结构。
参照图2(A)。例如，半导体发光层22具有势垒层22b与阱层22w的层叠结构所形成的多重量子阱结构。
参照图2(B)。半导体发光元件22可以具有在n型半导体层22n上层叠了不同成分的p型半导体层22p的单异质结结构(SH)。
参照图2(C)。半导体发光元件22可以具备在n型半导体层22n上形成不同成分的窄带隙的i层22i并在i层22i上形成不同成分的宽带隙的p型半导体层22p的双异质结结构(DH)。
按照上述半导体发光元件的制造方法，通过采用在AuSn层15的下部形成了Ti层13和Ni层14的支撑基板30，可防止接合支撑基板30与半导体层叠结构31时AuSn起球。可以完全防止起球，或者将高度控制在2μm以下的范围内。
Ti层13可认为是表现出与位于其下部的Au层12的高粘着性的层。而且，Ti层13成为提高Au层12与Ni层14的粘着性的粘着性提高层。另外，通过在Ti层13上形成Ni层14，提高了在其上形成的层的沾湿性。Ni层14是提高作为共晶材料的AuSn的沾湿性的润湿层，通过由该Ni层14提高沾湿性，可防止AuSn的偏析。润湿层作为AuSn层的润湿层，最好由Ni、Pt形成润湿层。
粘着性提高层、润湿层可以在Si基板侧形成。粘着性提高层、润湿层可根据材料、膜厚结构、层结构而适当地导入，而不限定于本实施方式。
图3是参照图1(A)～(H)对制造方法进行说明的半导体发光元件的扫描型电子显微镜(Scanning Electron Microscope，SEM)照片。
另外，图4～图7依次为图3所示的扫描型电子显微镜(SEM)照片面上的拍摄到Ta、Al、Au和Sn的扩散状态的扫描型电子显微镜(SEM)照片。
如果对照图3的SEM照片和图1(H)的半导体发光元件的概略图，考虑图4～图7的Ta、Al、Au和Sn的扩散分布，则可判断为在图3的SEM照片上自上而下依次有由AlGaInP系化合物半导体形成的半导体发光层22、由AuZn形成的反射电极层23、TaN层24、Al/Au/Sn层、Ta层26、AuSn(Al)层和由Si形成的导电性基板11(只有在该情况下，导电性基板11才是包含依次层叠在其上的Au层12、Ti层13和Ni层14)。
本申请的发明人等对于图3的SEM照片上的各层的厚度与图1(F)所示的通过热压焊(金属粘接)进行接合前的支撑基板30和半导体层叠结构31的各层的厚度进行了比较，其结果是，确认了由AuZn形成的反射电极层23、TaN层24和Ta层26大体保持接合前的膜厚的事实。另外，这也能根据图4和图6的Ta和Au的扩散分布结果得到确认。
另一方面，与接合前的Al层25和AuSn层15比较而言，图5和图7的Al和Sn的扩散范围处在很宽的范围内。此外，在图3的SEM照片中，还可看出Ta层26处处都是间断的。本申请的发明人等对以参照图1(A)～(H)说明的制造方法制造出的半导体发光元件进行了研究，结果确认了接合前的Al层25与AuSn层15相互扩散而形成含AuSnAl合金的层的事实。
因此，认为参照图1(A)～(H)对制造方法进行了说明的半导体发光元件并不具有图1(H)所示的结构，而是具有以下所示的结构。
图8是通过参照图1(A)～(H)说明的制造方法制造出的半导体发光元件的概略断面图。
与图1(H)不同之处是Ta层被破坏、图1(H)中的Al层25、Ta层26、接合层29等的3层组合而表现为复合接合层33、以及复合接合层33和TaN层24组合而表现为复合势垒层34。
在通过热压焊(金属粘接)进行接合时Ta层26受到损坏，去掉受损坏的Ta层26，使Al层25的Al向接合层29侧扩散，使接合层29的AuSn向Al层25侧扩散，形成混合区域。从而，这些扩散的结果是形成了AuSnAl合金。
在参照图1(F)说明的热压焊(金属粘接)工序中，由于使用了Sn约为20重量％的成分的AuSn作为共晶材料，所以AuSn层15在粘合时在约280℃(共晶点，共晶温度)下熔融。但是，由于其后通过相互扩散而形成AuSnAl合金，所以复合接合层33成为即使被加热到约400℃～500℃也完全不熔融的层。这样，通过相互扩散而形成熔融温度高于AuSn层15的复合接合层33，可得到防止了因粘合后的加热工序造成的剥离(提高了粘着性)的稳定的半导体发光元件。
因此，如上所述，引入复合接合层33这一概念比利用Al层25、Ta层26和接合层29的3层结构来掌握更为确切。
或者，可认为作为AuSn层15与Au层27的共晶成分(共晶材料的构成元素)的Au、Sn混合在一起，暂时形成接合层29这样的混合体，进而，AuSn混合体与Al层的Al混合，形成熔点高的接合体，即复合接合层33。
再有，本申请的发明人等确认了可通过Ta层26的膜厚来控制Al与AuSn的相互扩散。不限于Ta，而可采用高熔点、对接合层材料的溶解度低的材料，控制复合接合层的结构。除Ta以外，可采用Ti、W、Mo等。
另外，为了使支撑基板30与半导体层叠结构31接合在一起，采用了AuSn层15和Au层27，但除AuSn以外，可以适当地采用AuGe、AuSi等以Au为主体的共晶材料。在用于半导体发光元件制造时的接合的情况下，为了减少对半导体层的损坏，共晶温度高于电极的欧姆形成温度的材料并不理想。进而，在后续工序中具有用焊剂来安装半导体发光元件的工序的情况下，优选为具有比一般的焊剂材料(SnPb(183℃)、SnAgCu(217℃)等)更高的共晶温度。
此外，采用Al作为扩散材料而形成Al层25，但不限于Al，而可采用容易与Au混合的Ag或Cu，还可以采用以它们为主体的合金。通过选择材料、膜厚，Al层25不仅具有提供扩散材料这样的功能，还通过形成AuSnAl合金而使复合接合层33具有势垒层功能。例如，通过恰当地选择Al层25的膜厚，可使复合接合层33具有势垒功能，从而可减少半导体发光元件所具有的层数。另外，可减少半导体发光元件制造时的工序。
另外，TaN层24只要适当地形成即可。即使在形成TaN层24的情况下，也无需与反射电极层23侧的复合接合层33相接，只要在复合接合层33与反射电极层23之间形成即可。另外，不限于TaN，只要是防止共晶材料的侵入的材料即可，例如，可以采用Mo、Ta、W等高熔点金属材料，以及TiW、TiWN等。
以下，参照照片来说明厚度为600nm的Al层25的Al通过形成AuSnAl合金而最终防止共晶材料(AuSn)向反射电极层23侧侵入(扩散)。
本申请的发明人等除了用参照图1(A)～(H)说明的制造方法制造出半导体发光元件外，还制作出从该半导体发光元件的结构中去除掉Al层25的结构的半导体发光元件(比较例)，并观察各个元件的由AuZn形成的反射电极层23。
图9和图10是采用参照图1说明的制造方法而得到的半导体发光元件的反射电极层的显微镜照片。
图11和图12是比较例的半导体发光元件的反射电极层的显微镜照片。
图9和图11分别示出了采用参照图1说明的制造方法而得到的半导体发光元件和比较例的半导体发光元件的平面整体外观。另外，在图10和图12上分别放大示出了图9和图11所示的照片的中央部。因半导体发光层透明，所以在图10和图12的任何一张显微镜照片中，均可确认由AuZn形成的反射电极层。
从图9和图10所示的显微镜照片可知，采用参照图1说明的制造方法得到的半导体发光元件的反射电极层具有均匀的表面。另一方面，根据图11和图12所示的显微镜照片可确认，比较例的半导体发光元件的反射电极层的局部已破损，并且在表面存在凹凸不平。
从图9～图12所示的4张显微镜照片可知，采用参照图1说明的制造方法得到的半导体发光元件中的Al层从结果上看还具有作为保护反射电极层的层的功能。可认为这是在热压焊时Al与AuSn相互扩散而形成AuSnAl合金的结果。
如前所述，在利用共晶材料将半导体层叠结构31与支撑基板30接合(金属粘接)时，TaN层24用于防止共晶材料(AuSn)侵入(扩散)到反射电极层23侧。通过对其再加设Al层25，可以更有效地防止共晶材料(AuSn)向反射电极层23的侵入(扩散)。由于具备TaN层24和Al层25，在将支撑基板30与半导体层叠结构31接合时，可防止元素向反射电极层23侧扩散、混合，防止反射电极层23所具有的反射功能或电极功能降低。
此外，本申请的发明人等通过目测对采用参照图1说明的制造方法得到的半导体发光元件与比较例的半导体发光元件进行了比较观察，结果确认了在比较例的半导体发光元件中其元件上部最终发生倾斜，与此相对照，在采用参照图1说明的制造方法得到的半导体发光元件中却看不到元件上部的倾斜。可认为这是由于Al与AuSn的混合而形成AuSnAl、从而熔融温度上升的结果。
进而，参照另外的照片，说明对用图1说明了制造方法的半导体发光元件进行高可靠性的粘合。
图22和图23分别是在切割工序(粘合的后续工序之一)后从表电极28侧拍摄到采用参照图1说明的制造方法得到的半导体发光元件和比较例的半导体发光元件的显微镜照片。
参照图22。整体照成黑色。在参照图1说明了制造方法的半导体发光元件中，看不到剥离。
参照图23。在显微镜照片中发白的是剥离的部分。在比较例的半导体发光元件中，看到在约80％的部分发生了剥离。另外，在比较例的半导体发光元件中，自TaN层24至半导体发光层22侧，从复合接合层33剥离而受损，从而复合接合层33被直接观察和拍摄。再有，剥离是否仅在TaN层24与复合接合层33的界面发生尚不明。
从图22和图23所示的2张显微镜照片可知，采用参照图1说明的制造方法得到的半导体发光元件中的Al层有助于高可靠性的粘合。
另外，在粘合的可靠性低的比较例的情况下，因切割工序中的切割刀片的振动及喷射水流等而发生了剥离。
以下，对与采用参照图1说明的制造方法得到的半导体发光元件具有同样效果的半导体发光元件进行说明。
图13(A)～(C)是示出具有同样效果的第1半导体发光元件的制造方法的概略剖视图。Ta层受到损坏，但由于Al层的Al与接合层的AuSn混合而形成AuSnAl合金有助于提高元件的品质，所以认为Ta层的存在并非必需。
参照图13(A)。图13(A)与图1(B)相同。利用参照图1(A)和图1(B)说明的工序，制作出与图1(B)所示的支撑基板30相同的支撑基板30。
参照图13(B)。图13(B)是与图1(E)对应的图。在图1(E)的情况下，在Al层25与Au层27之间形成了Ta层26，但在图13(B)所示的情况下，不同点是在Al层25上形成Au层27。
此外，通过与参照图1(C)～(E)说明的工序相同的工序进行制作，得到半导体层叠结构31。
参照图13(C)。图13(C)是与图8对应的图。利用与参照图1(F)～(H)说明的工序相同的工序，接合支撑基板30与半导体层叠结构31，得到半导体发光元件。
图13(C)所示的半导体发光元件与图8所示的半导体发光元件相比，不同点是在复合接合层33中不含Ta层26。
图14(A)～(C)是示出具有同样效果的第2半导体发光元件制造方法的概略剖视图。该半导体发光元件的特征在于，在接合支撑基板30与半导体层叠结构31时直接用于接合的AuSn层15和Au层27隔着Ta层被Al层夹持。提供与AuSn混合而形成AuSnAl合金的Al的Al层不仅在接合层这一侧形成，也可夹着接合层在其两侧形成。
参照图14(A)。图14(A)是与图1(B)对应的图。在对两者进行比较，不同点是，在图14(A)中在Ni层14与AuSn层15之间形成Al层25a和Ta层26a。
在Ni层14上例如形成厚度为3μm的Al层25a，再在其上例如形成厚度为0.1μm的Ta层26a。在形成过程中例如均采用电子束蒸镀法(EB法)。
其它的部分利用与参照图1(A)和(B)说明的工序相同的工序制作，得到支撑基板30。
参照图14(B)。图14(B)是与图1(E)对应的图。两图中示出的半导体层叠结构具备共同的层结构，但在图1(E)中示出的Al层25由厚度为600nm的Al层形成，与此相对照，不同点是，本图中所示的Al层25b由厚度为3μm的Al层形成。
其它的部分利用与参照图1(C)～(E)说明的工序相同的工序制作，得到半导体层叠结构31。
参照图14(C)。图14(C)是与图8对应的图。利用与参照图1(F)～(H)说明的工序相同的工序，接合支撑基板30与半导体层叠结构31，得到半导体发光元件。
图14(C)所示的半导体发光元件与图8所示的半导体发光元件相比，不同点是复合接合层33包含受到损坏的2个Ta层26a、26b，以及由来源于隔着Ta层夹持接合层(AuSn层15和Au层27)的2个Al层25a、25b的扩散材料(Al)形成AuSnAl合金。
再有，可认为主要通过反射电极层侧的Al层25b的Al与接合层的AuSn之间的混合来实现防止AuSn向反射电极层侧扩散。
图15(A)～(C)是示出具有同样效果的第3半导体发光元件制造方法的概略剖视图。该半导体发光元件类似于具有同样效果的第2半导体发光元件。在与第2半导体发光元件进行比较时，不同点是第3半导体发光元件未形成Ta层。
参照图15(A)。图15(A)是与图14(A)对应的图。对两者进行比较，不同点是，在图15(A)中在Ni层14与AuSn层15之间仅形成Al层25c。
在Ni层14上例如用电子束蒸镀法(EB法)形成厚度为3μm的Al层25c。
其它的部分利用与参照图1(A)和(B)说明的工序相同的工序制作，得到支撑基板30。
参照图15(B)。图15(B)是与图14(B)对应的图。对两者进行比较，不同点是，在图15(B)中在TaN层24与Au层27之间仅形成Al层25d。
在TaN层24上例如用电子束蒸镀法(EB法)形成厚度为3μm的Al层25d。
其它的部分利用与参照图1(C)～(E)说明的工序相同的工序制作，得到半导体层叠结构31。
参照图15(C)。图15(C)是与图14(C)对应的图。利用与参照图1(F)～(H)说明的工序相同的工序，接合支撑基板30与半导体层叠结构31，得到半导体发光元件。
图15(C)所示的半导体发光元件与图14(C)所示的半导体发光元件相比，不同点是复合接合层33不含Ta层。
图16(A)～(C)是示出具有同样效果的第4半导体发光元件制造方法的概略剖视图。在参照图1说明的制造方法中，在半导体层叠结构31上形成Al层和Ta层。不同点是，在第4半导体发光元件中，在支撑基板30上形成它们。
参照图16(A)。图16(A)是与图1(B)对应的图。对两者进行比较，不同点是，在图16(A)中在Ni层14与AuSn层15之间形成Al层25e和Ta层26c。
在Ni层14上例如形成厚度为6μm的Al层25e，再在其上例如形成厚度为0.1μm的Ta层26c。在形成过程中例如均采用电子束蒸镀法(EB法)。
其它的部分利用与参照图1(A)和(B)说明的工序相同的工序制作，得到支撑基板30。
参照图16(B)。图16(B)是与图1(E)对应的图。对两者进行比较，不同点是，在图16(B)中未形成Al层25和Ta层26，而是在TaN层24上直接形成Au层27。
其它的部分利用与参照图1(C)～(E)说明的工序相同的工序制作，得到半导体层叠结构31。
参照图16(C)。图16(C)与图8相同。利用与参照图1(F)～(H)说明的工序相同样工序，接合支撑基板30与半导体层叠结构31，得到半导体发光元件。
图16(C)所示的半导体发光元件与图8所示的半导体发光元件相比，虽然复合接合层33中的元素分布不相同，但作为整体具有相同的层结构。
图17(A)～(C)是示出具有同样效果的第5半导体发光元件制造方法的概略剖视图。第5半导体发光元件类似于第4半导体发光元件。与第4半导体发光元件进行比较，不同点是，第5半导体发光元件未形成Ta层。
参照图17(A)。图17(A)是与图16(A)对应的图。对两者进行比较，不同点是，在图17(A)中在Ni层14与AuSn层15之间仅形成Al层25f。
在Ni层14上例如用电子束蒸镀法(EB法)形成厚度为3μm的Al层25f。
其它的部分利用与参照图1(A)和(B)说明的工序相同的工序制作，得到支撑基板30。
参照图17(B)。图17(B)与图16(B)相同。利用与参照图16(B)说明的工序相同的工序，得到半导体层叠结构31。
参照图17(C)。图17(C)是与图16(C)对应的图。利用与参照图1(F)～(H)说明的工序相同的工序，接合支撑基板30与半导体层叠结构31，得到半导体发光元件。
图17(C)所示的半导体发光元件与图16(C)所示的第4半导体发光元件相比，不同点是复合接合层33不含Ta层。
以上，对具有兼具电极层和反射层的功能的反射电极层(AuZn层)的半导体发光元件进行了说明。也可以使电极层与反射层的功能分化。
图18(A)～(C)是示出兼备电极层和反射层的半导体发光元件的制造方法的概略剖视图。
参照图18(A)。图18(A)与图1(B)相同，利用参照图1(A)和图1(B)说明的工序，制作与图1(B)所示的支撑基板30相同的支撑基板30。
参照图18(B)。图18(B)是与图1(E)对应的图。
在半导体发光层22上，例如由SiO2形成厚度为0.1μm的反射层23a。反射层23a采用溅射法、EB法、或CVD法等形成。
再有，反射层23a也可以采用化合物半导体或SiO2以外的电介质、金属等材料形成。
在半导体发光层22上和反射层23a上，例如由AuZn合金形成厚度为0.6μm的电极层23b。电极层23b利用溅射法、电阻加热蒸镀法等形成。
再有，在例如构成半导体发光层22的表面的层是p型化合物半导体的情况下，可以由公知的AuBe合金等构成电极层23b作为p侧电极。
其它的部分利用与参照图1(C)～(E)说明的工序相同的工序制作，得到半导体层叠结构31。
参照图18(C)。图18(C)是与图8对应的图。利用与参照图1(F)～(H)说明的工序相同的工序，接合支撑基板30与半导体层叠结构31，得到分别具备电极层和反射层以代替电极反射层的半导体发光元件。
图21(A)～(C)是示出具有同样效果的第6半导体发光元件制造方法的概略剖视图。
参照图21(A)。图21(A)是与图18(A)(图1(B))对应的图。对两者进行比较，不同点是，在图18(A)中在Ni层14上形成有AuSn层15，而在图21(A)中在Ni层14上却依次淀积Al层25、Ta层26、Au层27。
在Ni层14上，形成例如厚度为6μm的Al层25，再在其上形成例如厚度为0.1μm的Ta层26。在形成过程中例如均采用电子束蒸镀法(EB法)。在Ta层26上例如淀积厚度为0.3μm的Au层27。
其它的部分利用与参照图18(A)说明的工序相同的工序制作，得到支撑基板30。
Au层27用于在后续工序中在利用共晶材料将包含半导体发光层的结构体接合到支撑基板30上(金属粘接)时与半导体发光层的AuSn层形成接合层。
参照图21(B)。图21(B)是与图18(B)对应的图。对两者进行比较，不同点是，在图18(B)中在TaN层24上依次淀积Al层25、Ta层26、Au层27，而在图21(B)中在TaN层24上依次淀积Ti层13、Ni层14、AuSn层15。
在TaN层24上形成例如厚度为0.15μm的Ti层13，再在其上形成例如厚度为0.1μm的Ni层14。Ti层13和Ni层14例如均采用电子束蒸镀法(EB法)进行蒸镀。在Ni层14上例如采用电阻加热蒸镀法蒸镀厚度为2μm的AuSn层15。其它的部分利用与参照图18(B)说明的工序相同的工序制作，得到半导体层叠结构31。
参照图21(C)。图21(C)是与图18(C)对应的图。利用与参照图18(C)说明的工序相同的工序，接合支撑基板30与半导体层叠结构31，得到半导体发光元件。
在第6半导体发光元件中，在支撑基板30和半导体层叠结构31两者中包含Ti层13和Ni层14。Ti层13是表现出与其下部所形成的层(例如，在图21(A)所示的支撑基板30上，为与Au层12形成一体的导电性基板11)的高粘着性的层(粘着性提高层)。Ni层14是提高其上部所形成的层(例如，在图21(B)所示的半导体层叠结构31中，为AuSn层15)的沾湿性的层(润湿层)。
Ti层13和Ni层14只要适当地设置即可。在进行设置的情况下，既可在支撑基板30侧形成，也可在半导体层叠结构31侧形成。也可在支撑基板30和半导体层叠结构31的双方形成。另外，也可仅形成Ti层13，或仅形成Ni层14。
另外，在图21(A)和(B)中，在支撑基板30上形成Au层27，在半导体层叠结构31上形成AuSn层15。也可以是在支撑基板30上形成AuSn层15、在半导体层叠结构31上形成Au层27的结构。
通过形成复合接合层，不仅可制造出高品质的半导体元件，也可制造出高品质的电子部件单元等。例如，可应用于后续工序的粘合(接合)时的温度高于先前工序的粘合(接合)时的温度的电子部件的接合等。
图24(A)～(D)是表示电子部件单元的制造方法的概略剖视图。
参照图24(A)。在基座区域80的装配面81(基座)上，形成基座表面层叠部分82。另外，例如在包含半导体发光元件的半导体元件芯片83(电子部件)上附加接合部，形成电子部件区域84。
参照图24(B)。该图与图1(F)相对应。
基座表面层叠部分82是在装配面81上从下到上依次淀积Ti层13、Ni层14、AuSn层15而成。基座表面层叠部分82与在基板上形成了Ti层13、Ni层14、AuSn层15的图1(B)的支撑基板30相对应。
电子部件区域84是在半导体元件芯片83上从下到上依次淀积Al层25、Ta层26、Au层27而成。电子部件区域84与图1(E)所示的半导体层叠结构31相对应。与图1(E)的半导体层叠结构31的半导体发光层22相对应的是半导体元件芯片83。不同点是，在半导体层叠结构31中，半导体发光层22与Al层25之间形成了电极反射层23和TaN层24，而在图24(B)所示的电子部件区域84中却未形成这些层。
附加了接合部(Al层25、Ta层26、Au层27)的半导体元件芯片83借助于该接合部和基座表面层叠部分82与装配面81进行芯片键合。
参照图24(C)。图24(C)是表示基座表面层叠部分82与电子部件区域84进行芯片键合后的接合状态的图，与图8相对应。
可认为作为AuSn层15和Au层27的共晶成分(共晶材料的构成元素)的Au、Sn混合，暂时形成AuSn混合体，进而通过Ta层26的破损部分，AuSn混合体与Al层的Al混合，形成熔融温度高于AuSn混合体的接合体(复合接合层33)。
由于电子部件区域84与半导体层叠结构31的差异而未形成电极反射层23和TaN层24的这一点与图8所示的半导体发光元件不同。
参照图24(D)。在区域T中进行芯片键合工序后，在区域S等处利用共晶材料安装固定外部端子，得到封装单元85(电子部件单元)。
通过在芯片键合工序中在半导体元件芯片83与装配面81之间形成复合接合层33，即使在需要高于芯片键合时的温度的安装工序中，也可在接合半导体元件芯片83与装配面81时得到高粘着性。
例如，在采用In作为芯片键合工序中所用的共晶材料的情况下，其接合时的温度约为140℃。另外，在安装工序中，在以SnPb为焊剂并采用回流炉时所需的温度是高于共晶温度即183℃的约220℃。因此，In接合层因受到安装工序中的加热的影响而变得不稳定，降低了芯片接合的可靠性。
在芯片键合工序中，通过采用AuSn可使接合时的温度为280℃，在这种情况下，上述问题在采用SnPb进行安装时得以消除。但是，在采用SnAgCu等安装时需要高温加热的焊剂的情况下，担心与上述同样的问题。这是因为SnAgCu的共晶温度为217℃，且在回流安装工序中所加的温度约为250℃左右，接近AuSn的共晶温度。
但是，如用图24(A)～(D)所作的说明那样，例如，采用AuSn作为芯片键合工序中使用的共晶材料，采用Al作为形成扩散材料层的材料，从而在高于AuSn的熔融温度的回流安装温度下也仍能得到稳定的粘着性。
再有，在利用图24(A)～(D)说明的电子部件单元的制造方法中，形成了与图1(B)的支撑基板对应的基座表面层叠部分82和与图1(E)的半导体层叠结构31对应的电子部件区域84，但也可与取得同样效果的其它半导体发光元件的这些部分对应地形成基座表面层叠部分82和电子部件区域84。
以上说明了本发明，但本发明不限于这些。例如，参照图1对制造方法举行了说明的半导体元件具备半导体发光层，但也可应用于具备与半导体发光层的功能不同的半导体层的半导体元件。此外，专业人员可进行各种变更、改进、组合等。
可适当地应用于安装后需要高温加热工序的电子部件，特别是应用于希望达到高亮度和高发光效率的显示用发光二极管或红外发光二极管等。

Claims (17)

1.一种半导体元件的制造方法，其特征在于，具有：
(a)准备第1基板的工序；
(b)在所述第1基板上方形成第1接合层而得到支撑基板的工序；
(c)准备第2基板的工序；
(d)在所述第2基板上形成半导体层的工序；
(e)在所述半导体层上方形成第2接合层而得到半导体层叠结构的工序；
(f)形成包含扩散材料的扩散材料层的工序，其利用下述工序中的至少一道工序形成扩散材料层：(f1)在所述工序(b)中，在所述第1基板上方形成扩散材料层，且在所述扩散材料层上方形成所述第1接合层的工序、和(f2)在所述工序(e)中，在所述半导体层上方形成扩散材料层，且在所述扩散材料层上方形成所述第2接合层的工序；和
(g)接合所述支撑基板的所述第1接合层与所述半导体层叠结构的所述第2接合层而得到接合体的工序，其中包括：(g1)在所述第1或第2接合层中包含共晶材料，并将所述第1接合层与所述第2接合层混合而形成第1混合体的工序；(g2)将所述第1混合体与所述扩散材料层的扩散材料混合而形成熔融温度高于所述第1混合体的熔融温度的第2混合体的工序。
2.如权利要求1所述的半导体元件的制造方法，其特征在于，
在所述工序(f)中，在所形成的所述扩散材料层的至少一层上形成扩散控制层，在所述扩散控制层上形成所述第1或第2接合层，
所述扩散控制层在所述工序(g)中被破坏。
3.如权利要求1或2所述的半导体元件的制造方法，其特征在于，
在所述工序(b)中，在所述第1基板上方形成粘着性提高层、润湿层中的至少一方，再在其上方形成所述第1接合层，
在所述工序(f1)中，在所述粘着性提高层或润湿层上方形成所述扩散材料层。
4.如权利要求1～3中任意一项所述的半导体元件的制造方法，其特征在于，
在所述工序(e)中，在所述半导体层上方形成粘着性提高层、润湿层中的至少一方，再在其上方形成所述第2接合层，
在所述工序(f2)中，在所述粘着性提高层或润湿层上方形成所述扩散材料层。
5.如权利要求1～4中任意一项所述的半导体元件的制造方法，其特征在于，
在所述工序(d)中，还在所述半导体层上的至少一部分区域中形成第1电极，在所述第1电极上方形成势垒层，
在所述工序(e)中，在所述势垒层上方形成所述第2接合层，
在所述工序(f2)中，在所述势垒层与所述第2接合层之间形成所述扩散材料层，
所述势垒层防止所述第1或第2接合层中包含的共晶材料在所述工序(g)中侵入到所述第1电极侧。
6.如权利要求1～5中任意一项所述的半导体元件的制造方法，其特征在于，
由以Au为主体的共晶材料形成所述第1或第2接合层。
7.如权利要求1～6中任意一项所述的半导体元件的制造方法，其特征在于，
在所述工序(f)中，由Al、Ag或Cu，或者由以Al、Ag或Cu为主体的合金形成所述扩散材料层。
8.一种半导体元件，其特征在于，
具有：
基板；
在所述基板上方形成的复合接合层；
在所述复合接合层上方形成的第1电极；
在包含所述第1电极的区域中形成的半导体层；和
在所述半导体层上的一部分区域中形成的第2电极，并且，
在接合包含所述基板和第1接合层的支撑基板与包含所述半导体层、所述第1电极和第2接合层的半导体层叠结构时形成所述复合接合层，
所述第1或第2接合层包含共晶成分，
所述支撑基板和所述半导体层叠结构的至少一方具有含有扩散材料的扩散材料层，
所述第1或第2接合层中的一方所包含的共晶成分与另一方的接合层混合而形成第1混合体，进而所述第1混合体与所述扩散材料层所包含的扩散材料混合而形成熔融温度高于所述第1混合体的熔融温度的第2混合体，由此形成所述复合接合层。
9.如权利要求8所述的半导体元件，其特征在于，
在所述基板与所述复合接合层之间包含粘着性提高层、润湿层中的至少一方。
10.如权利要求8或9所述的半导体元件，其特征在于，
在所述复合接合层与所述第1电极之间包含粘着性提高层、润湿层中的至少一方。
11.如权利要求8～10中任意一项所述的半导体元件，其特征在于，
在所述复合接合层与所述第1电极之间包含势垒层。
12.如权利要求8～11中任意一项所述的半导体元件，其特征在于，
所述复合接合层包含扩散控制层，该扩散控制层在接合所述支撑基板与所述半导体层叠结构时控制所述第1混合体与所述扩散材料层所包含的扩散材料的混合。
13.如权利要求8～12中任意一项所述的半导体元件，其特征在于，
所述扩散材料层由Al、Ag或Cu，或者由以Al、Ag或Cu为主体的合金形成。
14.一种电子部件单元，其特征在于，
具有：
基座；
在所述基座上方形成的复合接合层；和
在所述复合接合层上方形成的电子部件，并且，
在接合包含所述基座和第1接合层的基座区域与包含所述电子部件和第2接合层的电子部件区域时形成所述复合接合层，
所述第1或第2接合层包含共晶成分，
所述基座区域和所述电子部件区域的至少一方具有含有扩散材料的扩散材料层，
所述第1或第2接合层中的一方所包含的共晶成分与另一方的接合层混合而形成第1混合体，进而所述第1混合体与所述扩散材料层所包含的扩散材料混合而形成熔融温度高于所述第1混合体的熔融温度的第2混合体，由此形成所述复合接合层。
15.如权利要求14所述的电子部件单元，其特征在于，
在所述基座与所述复合接合层之间包含粘着性提高层、润湿层中的至少一方。
16.如权利要求14或15所述的电子部件单元，其特征在于，
在所述复合接合层与所述电子部件之间包含粘着性提高层、润湿层中的至少一方。
17.如权利要求14～16中任意一项所述的电子部件单元，其特征在于，
所述复合接合层包含扩散控制层，该扩散控制层在接合所述基座区域与所述电子部件区域时控制所述第1混合体与所述扩散材料层所包含的扩散材料的混合。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103840043A (zh) * 2012-11-26 2014-06-04 株式会社高松电镀 Led用晶片及其制造方法
CN103999245A (zh) * 2011-12-14 2014-08-20 首尔伟傲世有限公司 半导体装置及制造半导体装置的方法
CN104241496A (zh) * 2013-06-18 2014-12-24 株式会社高松电镀 Led用的金属基板
CN104752576A (zh) * 2013-12-30 2015-07-01 新世纪光电股份有限公司 发光芯片
CN105702810A (zh) * 2014-11-27 2016-06-22 晶能光电（江西）有限公司 一种发光二极管及其制造方法
CN114424415A (zh) * 2019-09-27 2022-04-29 三菱电机株式会社 光半导体装置以及其制造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4592388B2 (ja) * 2004-11-04 2010-12-01 シャープ株式会社 Ｉｉｉ−ｖ族化合物半導体発光素子およびその製造方法
JP5196288B2 (ja) * 2005-04-27 2013-05-15 信越半導体株式会社 発光素子の製造方法及び発光素子
JP2008098336A (ja) * 2006-10-11 2008-04-24 Stanley Electric Co Ltd 半導体発光素子およびその製造方法
WO2008064068A2 (en) * 2006-11-17 2008-05-29 3M Innovative Properties Company Planarized led with optical extractor
TWI370555B (en) * 2006-12-29 2012-08-11 Epistar Corp Light-emitting diode and method for manufacturing the same
JP2008244312A (ja) * 2007-03-28 2008-10-09 Sanyo Electric Co Ltd 半導体装置
JP5426081B2 (ja) 2007-06-20 2014-02-26 スタンレー電気株式会社 基板接合方法及び半導体装置
KR101393745B1 (ko) * 2007-06-21 2014-05-12 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP2009054892A (ja) * 2007-08-28 2009-03-12 Panasonic Electric Works Co Ltd Ｌｅｄチップの実装方法
DE102007046519A1 (de) 2007-09-28 2009-04-02 Osram Opto Semiconductors Gmbh Dünnfilm-LED mit einer Spiegelschicht und Verfahren zu deren Herstellung
JP2009141093A (ja) 2007-12-06 2009-06-25 Toshiba Corp 発光素子及び発光素子の製造方法
JP5376866B2 (ja) * 2008-08-22 2013-12-25 スタンレー電気株式会社 半導体発光装置の製造方法及び半導体発光装置
JP5312988B2 (ja) 2009-03-04 2013-10-09 スタンレー電気株式会社 光半導体装置及びその製造方法
JP2011029612A (ja) * 2009-06-24 2011-02-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
CN103180975A (zh) * 2010-09-01 2013-06-26 三星电子株式会社 半导体发光二极管芯片、发光器件及其制造方法
JP2012089828A (ja) * 2010-09-22 2012-05-10 Toshiba Corp 半導体装置の製造方法
JP5608589B2 (ja) * 2011-03-10 2014-10-15 スタンレー電気株式会社 半導体発光素子および半導体発光素子の製造方法
EP2605295A3 (en) * 2011-12-13 2015-11-11 LG Innotek Co., Ltd. Ultraviolet light emitting device
CN103996784A (zh) * 2014-05-06 2014-08-20 上海大学 一种降低大功率led热阻的封装结构及其制造方法
JP7068577B2 (ja) * 2018-03-28 2022-05-17 日亜化学工業株式会社 窒化物半導体発光素子
CN112771665A (zh) * 2020-04-16 2021-05-07 华为技术有限公司 封装结构、电动车辆和电子装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197654A (en) * 1991-11-15 1993-03-30 Avishay Katz Bonding method using solder composed of multiple alternating gold and tin layers
JPH05251739A (ja) 1992-03-06 1993-09-28 Toshiba Corp 半導体発光デバイス
JP2797958B2 (ja) * 1993-04-27 1998-09-17 日本電気株式会社 光半導体素子接合構造と接合方法
US5917202A (en) * 1995-12-21 1999-06-29 Hewlett-Packard Company Highly reflective contacts for light emitting semiconductor devices
US20010042866A1 (en) * 1999-02-05 2001-11-22 Carrie Carter Coman Inxalygazn optical emitters fabricated via substrate removal
JP2001044491A (ja) 1999-07-13 2001-02-16 Korai Kagi Kofun Yugenkoshi Ｌｅｄ及びその製造方法
JP3460019B2 (ja) 1999-12-27 2003-10-27 全新光電科技股▲ふん▼有限公司 金属コーティング反射永久基板を有する発光ダイオードおよび金属コーティング反射永久基板を有する発光ダイオードの製造方法
JP2002217450A (ja) 2001-01-22 2002-08-02 Sanken Electric Co Ltd 半導体発光素子及びその製造方法
TW577178B (en) * 2002-03-04 2004-02-21 United Epitaxy Co Ltd High efficient reflective metal layer of light emitting diode
JP4333249B2 (ja) * 2002-12-25 2009-09-16 株式会社デンソー Ｉｃパッケージ及びその製造方法、回路基板

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103999245A (zh) * 2011-12-14 2014-08-20 首尔伟傲世有限公司 半导体装置及制造半导体装置的方法
CN103840043A (zh) * 2012-11-26 2014-06-04 株式会社高松电镀 Led用晶片及其制造方法
CN104241496A (zh) * 2013-06-18 2014-12-24 株式会社高松电镀 Led用的金属基板
CN104752576A (zh) * 2013-12-30 2015-07-01 新世纪光电股份有限公司 发光芯片
CN105702810A (zh) * 2014-11-27 2016-06-22 晶能光电（江西）有限公司 一种发光二极管及其制造方法
CN105702810B (zh) * 2014-11-27 2019-08-06 晶能光电（江西）有限公司 一种发光二极管及其制造方法
CN114424415A (zh) * 2019-09-27 2022-04-29 三菱电机株式会社 光半导体装置以及其制造方法
CN114424415B (zh) * 2019-09-27 2023-09-19 三菱电机株式会社 光半导体装置的制造方法

Also Published As

Publication number Publication date
JP4814503B2 (ja) 2011-11-16
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