CN1747326B - 展频脉冲产生器和产生展频脉冲的方法 - Google Patents

Abstract

一种产生展频脉冲信号的脉冲电路，此展频脉冲信号带有已降低幅度的电磁干扰(EMI)频谱成分。此脉冲电路包括延迟线电路，此延迟线电路依照调制信号从参考脉冲信号提供展频脉冲信号，延迟线电路的延迟由调制信号所控制。

Description

展频脉冲产生器和产生展频脉冲的方法

技术领域

本发明涉及一种降低可测量电磁干扰(EMI)放射的脉冲电路，且特别涉及一种展频脉冲产生器和产生展频脉冲的方法。

背景技术

很多电子仪器运用的微处理器或者其它数字电路需要用以同步和其它功能的一个或多个脉冲信号。例如，在微处理器里脉冲信号允许事件的精确时间。典型的微处理器可能被自由运转的振荡器(例如被晶体驱动的振荡器、电感电容调谐(LC-tuned)电路或者外部脉冲源)所监督或者同步。在个人计算机内一般脉冲频率到达40MHz、66MHz、100MHz、133MHz、200MHz或更高。脉冲信号的参数通常被详细指明用于微处理器，其可能包括最小和最大可允许的脉冲频率、高与低电压准位的容忍性、在波形边缘的最大的上升和下降时间、脉宽的容忍性(若波形不是方波)以及在脉冲相位之间的时序关系(若需要两个频率相位信号)。

使用前缘、高速电路的高性能微处理器型的装置尤其易受到所产生和辐射电磁干扰(EMI)的影响。电磁干扰辐射的频谱成分通常在脉冲电路基频(fundamental frequency)的谐波(harmonics，即整个数目倍数)上具有峰值幅度(peak amplitudes)。因此，很多协调机构，例如在美国的联邦电信委员会(Federal Communications Commission，FCC)，已经为这样的产品建立测试过程和最大可允许辐射量。

实际的同步数字系统在脉冲频率和其谐波上以一数量窄带辐射出电磁能量，导致频谱(某些频率)超过电磁干扰的规章限制。为了遵循政府对电磁干扰辐射的限制，可能需要昂贵的抑制测量或者大规模的保护。适合降低电磁干扰的其它方法包括留意印刷电路板上信号路径的走线使环路(loop)和其它潜在的辐射架构减到最小。令人遗憾地，这样的方法往往导致需要更昂贵的并且具有内部接地面板的多层电路板。另外，更大的工程是必须努力地去降低电磁干扰辐射。电磁干扰辐射所引起的困难将恶化更高的处理器和脉冲速度。

一种可选择的方法是使用展频脉冲信号在谐波处降低峰值能量而减少电磁干扰的频谱密度。这种方法包含利用正规函数(如三角波)或者由伪随机函数(pseudo-random function)调制脉冲信号的频率。这种方法分散脉冲信号的能量在更宽的频率范围内，因此降低其峰值频谱密度。测试实验室使用电磁干扰接收器把电磁谱分成大约120kHz的频带宽。如果试验中的系统在一频率上辐射出其所有的能量，则上述能量将落入接收器的单一频带内，这将在上述频率记录一个大的峰值。由于展频脉冲分散能量，因此其落入大量的接收器频带，而没有把足够的能量放进任何频带以超过政府的限制。

图1说明频谱的幅度与在谐波(NF)频率的影响示意图(由图中标签M标出)。如图1所示，标准脉冲信号的谐波的频谱被给定如脉冲函数I所示。在相同的谐频下展频脉冲信号的理想频谱假定为梯形，如图中标签T所示。

图2为包括锁相回路(PLL)的展频脉冲产生器电路10之方框图，例如在专利号为5488627、5631920、5867524和5827807的美国专利中，其完全被参考特此合并。锁相回路10包括第一频率除法器(frequency divider)12、相位检测器14、低通滤波器16、压控振荡器18和第二频率除法器20。电路10频率调制外部产生的脉冲信号Ref(例如通过合适驱动器或者振荡器电路而在其共振频率驱动的压晶体管所产生的信号)提供一个扩展频谱输出脉冲信号CLK。与没有调制的相同脉冲信号的频谱相比较，脉冲信号的频率调制在上述频率的每一谐波降低了电磁干扰成分的频谱幅度。

虽然展频脉冲信号电路10能在电子设备里降低电磁干扰辐射，但须通过如图所示的复杂的锁相回路电路完成调制。更甚者，输出脉冲信号主要受振荡器电路18的相位噪声的影响而不是参考信号Ref。参考信号经过压控振荡器18并且通过相位检测器14反馈。如果参考信号是甚高频输入并且压控振荡器18的相位噪声并不适于此高频参考信号，压控振荡器18将影响输出脉冲信号的精确性。

因此，在此需要一种较不复杂的电路和方法以产生展频脉冲信号。仍然更进一步地，在此需要一种电路和方法以产生一个改进的相位噪声的展频脉冲信号。

发明内容

为解决包括PLL电路的传统的展频脉冲信号产生器电路的以上技术缺陷，本发明提供了一种展频脉冲信号产生器提供展频脉冲信号而不需要使用PLL电路。因此本发明的电路和方法不会因反馈和压控振荡器的噪声而影响输出脉冲信号的精确性。本发明所提供的电路和方法具有展频能力与简化架构之低相位噪声频率输出，以产生展频脉冲信号并减少相关成本。

本发明提供一种产生展频脉冲信号的脉冲电路，此展频脉冲信号带有降低幅度的电磁干扰频谱成份，其中脉冲电路包括延迟线电路，此延迟线电路依照调制信号从参考脉冲信号提供展频脉冲信号，上述延迟线电路的延迟由上述调制信号所控制。

本发明提供一种产生展频脉冲信号之方法，其特征在于包括下列步骤：积分第一输入信号，以提供调制信号；提供参考频率脉冲串至压控延迟线电路，上述延迟线电路的延迟是由上述调制信号所控制，以从上述频率脉冲串提供展频脉冲信号；以及积分第二输入信号，以提供上述第一输入信号。

在其它实施例中提供一种电子装置，其包括用以产生展频脉冲信号的脉冲电路。脉冲电路包括压控延迟线电路、第一积分器以及第二积分器。压控延迟线电路依照调制信号而从参考脉冲信号提供展频脉冲信号。延迟线电路的延迟是由上述调制信号所控制。第一积分器依照第一输入信号而提供调制信号。第二积分器从第二输入信号提供上述第一输入信号，上述第二积分器包括计数操作开关对，上述计数操作开关对耦接于接收上述第二输入信号的输入节点与第二电容性负载之间，其中上述计数操作开关对包括耦接MOS晶体管的漏极对，上述MOS晶体管具有控制端以接收上述第二输入信号。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1是在谐频上的非展频脉冲信号和展频脉冲信号之频谱幅度的比较示意图。

图2是公知用于产生展频脉冲信号之电路方框图。

图3是利用延迟线的展频脉冲信号产生器方框图。

图4是一种展频脉冲信号产生器之实施例的方框图。

图5是说明从图4产生器的内存所撷取的样本数据。

图6是说明从图5的数据以图4的数字模拟转换器产生的模拟信号。

图7是说明图4的积分器从图6的信号提供之调制信号。

图8A是说明图4的延迟线的实施例。

图8B是图8A的延迟线更详细的图。

图9A是展频脉冲信号产生器供选择的实施例之方框图。

图9B是说明图9A方框图中信号时序图。

图10A与10B是说明图9A频率产生器的积分器之实施例。

图11是说明图9A频率产生器的压控延迟线之实施例。

图12A与12A是压控电阻之范例电路图。

图13是展频脉冲产生器之其它供选择的实施例方块图。

图14是Gilbert乘法器之电路图。

图15A-15C是说明图13方块图中信号时序图。

图16是说明图9A与图13频率产生器所提供输出展频脉冲之频率对时间的关系图。

主要元件标记说明

10：锁相回路(PLL)

12、20：频率除法器

14：相位检测器

16：低通滤波器

18：压控振荡器

100、100A：展频脉冲信号产生器

102、200、200A：延迟线

102A：电压控制延迟线

104：积分器(integrator)

106：数字模拟转换器(DAC)

108：只读存储器(ROM)

110：地址产生器

202、202A：反相器

CLK：扩展频谱输出脉冲信号

I：标准脉冲信号的谐波之频谱

M：频谱的幅度与在谐波(NF)频率的影响

Ref：参考信号

T：在相同的谐频下展频脉冲信号的理想频谱

T_m：调制频率周期

具体实施方式

图3为展频脉冲信号产生器100的方框图，用以降低脉冲信号的峰值频谱内容，因此从使用脉冲信号的电子装置限制了电磁干扰。在一个实施例中，展频脉冲信号产生器100被设置在，例如，晶体振荡器、便携式计算机的微处理器或者其它装置的集成电路中。此脉冲信号产生器包括延迟线102，此延迟线102从参考脉冲信号(即串行的频率脉波)和调制信号而提供展频脉冲信号(图中标示为CLK)。在较佳实施例中，延迟线102可以是电压控制延迟线或者是电流控制延迟线。首先用数学说明展频脉冲信号的产生，然后说明展频脉冲信号产生器的实施例100A(如图4，但不限于此实施例)。

具有频率W_o的参考脉冲信号被提供到延迟线，其产生具有频率W的输出展频脉冲信号。延迟线接收具有频率W_m和电压幅度V_c的调制信号。为方便说明，在此假设参考频率与方程式Sin(W_o·t+θ_o)相同，其中θ_o是参考脉冲信号的相位。调制信号的幅度被定义如下：V_c(t)＝a·Sin(W_m·t)，其中「a」是常数并且「t」是时间。通过使用调制信号以控制延迟线的延迟时间，输出信号的相位(即θ(t))等于W_o·t+k·V_c(t)，其中k是常数。调制信号通过其电压准位控制延迟线的延迟时间。延迟时间与电压准位成反比。然后输出信号的相位是：θ(t)＝W_o·t+a·k·Sin(W_m·t)。频率是相位信号的导数，因此W(t)＝dθ/dt＝W_o+a·k·W_m·Cos(W_m·t)，其定义为一个展频输出脉冲信号。

请参考图4，其为展频脉冲信号产生器100A的较佳实施例，虽然其它实施例可能被利用。产生器100A包括电压控制延迟线102A，其依照参考脉冲信号以及控制电压信号提供展频脉冲信号。在一个实施例中，参考脉冲信号是频率大约在40-200MHz之间的方波。控制电压由下述之方框104至110所产生。

调制脉冲信号被提供给地址产生器110以取样地址产生器。在一个实施例中，调制频率具有大于或等于约28kHz的频率，以及在一个实施例中，其大约在28kHz和1MHz之间。地址产生器110可以是每2n次重复的计数器。此计数器在调制频率(即每调制频率周期一次)的控制下提供新地址值给只读存储器(ROM)108。在一个实施例中，地址产生器包括查阅表(lookup table)，例如下述表格，其中n＝3：

0	只读存储器地址0
		1	只读存储器地址1
2	只读存储器地址2
		3	只读存储器地址3
4	只读存储器地址4
		5	只读存储器地址5
6	只读存储器地址6
		7	只读存储器地址7

第一次调制频率触发地址产生器110(即事件「0」)，则只读存储器地址0被提供到只读存储器108。第八次调制频率触发地址产生器110(即事件「7」)，只读存储器地址7被提供到只读存储器108。然后重复此顺序，因此第九次调制频率触发地址产生器110时，只读存储器地址0再次被提供到ROM 108，以此类推。

通过地址产生器110产生的特定地址值指向只读存储器108已储存其中的计数值。取样率取决于调制频率的周期T_m。从只读存储器108所撷取之值的例子如图5所示。每个调制频率周期T_m，其比参考频率周期还要长，新值被撷取自只读存储器108。虽然调制产生手段如所示包括只读存储器108，但是其它内存架构也可能被使用。

在只读存储器108中的数据(即计数值)可以依照所需的调制特性而选择。假定正弦曲线调制和8个计数器周期(即n＝8)，只读存储器内容对应于[A·Sin(t0)、A·Sin(t1)、...、A·Sin(t7)]，其中t0＝0/4*pi、t1＝1/4*pi、...、t7＝7/4*pi并且A是常数幅度。为了三角形调制曲线，只读存储器内容对应于[0、A/2、A、A/2、0、-A/2、-A、-A/2]，其中A再次是常数并且n＝8。为了立方波形调制曲线，只读存储器在各四分之一循环中的内容跟随下列方程式：0.45·t³+0.55·t，也被称为最佳(Lexmark或者Hershey Kiss)调制，即[-1，-0.33125，0，0.33125，1，0.33125，0，-0.33125]对于n＝8来说。

数字模拟转换器(DAC)106将取样自只读存储器108的数据转换为模拟信号，例如图6所示之梯状模拟信号。然后积分器(integrator)104将数字模拟转换器106所提供的模拟信号积分以提供随着时间改变相位的相位信号(例如图7中所示)。具有8*T_m完整周期的相位信号是如上述控制电压控制延迟线102A的调制信号。此信号展示相位在时间上所进行的变化，如相位θ等于W_m·t+θ_o。乘积W_m·t随时间周期而变化，导致一个与时间有关的相位θ如图7中所示。

图4说明混合模拟和数字手段为控制延迟线的延迟而产生调制信号。它应上述是明显的，不过，调制信号可以纯模拟技术产生。图4混合数字/模拟实施例的优点是在只读存储器108中的资料可以被改编，因此提供了对延迟线102A的延迟以及展频脉冲信号的产生的额外控制。

图8A说明延迟线200的较佳实施例。在这个实施例中，延迟线200包括多个串接的反相器202。此反相器串接收参考脉冲信号并且每个反相器202皆耦接调制信号。由调制信号控制总延迟的反相器串提供对应于展频脉冲信号的输出信号。

图8B提供图8A延迟线更详细的电路图。延迟线200A包括多个串接的反相器202A。反相器串接收参考脉冲，并且每个反相器202A包括耦接在接地节点和节点A之间的一对晶体管，其接收调制信号。在节点A的电压(即电压V_A(t))控制延迟线的延迟时间。1/(延迟时间)与V_A(t)成线性关系。延迟时间经常改变相位(W_m·t)。若需要，则可考虑适当地设计延迟线，以使延迟时间与V_A(t)成线性关系。

延迟线可以包括电压控制延迟线或者电流控制延迟线，取决于使用哪种信号来控制延迟线的延迟时间。如果延迟线是电流控制延迟线，调制信号可能是周期的电流信号。如果延迟线是电压控制延迟线，调制信号可能是周期的电压信号。或者，如果调制信号是电压信号并且延迟线是受电流控制(反之亦同)，则可以使用电压电流或者电流电压转换器。

其中所描述的展频脉冲信号产生器提供展频脉冲信号而不需要反馈信号。这种产生展频脉冲信号的解决方法不会因相位噪声下降问题而更糟，因此不需使用具有公知锁相回路技术的高频信号的压控振荡器。其中所描述的方法提供具有展频能力与简化架构之低相位噪声频率输出，以产生展频脉冲信号并减少相关成本。此电路能用来提供扩展频谱信号(来自多样脉冲信号源)，例如晶体振荡器、SAW振荡器或者其它信号源。

图9A说明展频脉冲产生器的一个模拟实施例。相对于图4之频率产生器100A，于较佳实施例中，下述频率产生器300的压控延迟线最好具有与控制电压成线性关系的延迟时间。通过下述控制信号V2(t)，延迟线的延迟Td与1/(Vdc+Vac)成比例，其中Vdc是控制信号的直流成分以及Vac是控制信号的交流成分。与Vdc相比，若Vac是小信号，则1/(Vdc+Vac)近似于1/Vdc(1-Vac/Vdc)。因此，Td与Vac二者成线性关系。

图9A中频率产生器300包含积分器302、积分器304以及压控延迟线306。于本实施例中，积分器302接收方波并且积分此方波，以便于时间-1/2T₀≤t＜0时遵照等式V1(t)＝A(4t/T₀+1)产生三角波V1(t)，以及于时间-1/2T₀≤t＜0时遵照等式V1(t)＝A(4t/T₀+1)产生三角波V1(t)，其中A为常数，t为时间，并且T₀为三角波与方波的周期。当然，可以依照上述使用其它输入波形(例如方波)以获得所需的输出波形。第二积分器304积分三角波V1(t)以产生控制电压V2(t)，以便控制压控延迟线306。控制电压V2(t)等于V1(t)的积分的K倍，其中K为常数。为了方便说明，在此假设参考脉冲符合等式cos(Wo·t)(或sin(Wo·t+θ_o))，则延迟线的输出Vout(t)＝A*cos(Wo·t-K*(V1(t)之积分))，其中A为常数。输出信号的输出相位θ(t)等于Wo·t-K*(V1(t)之积分)。因此，瞬间输出频率(即dθ/dt)W(t)＝Wo-K*V1(t)，其定义为展频输出脉冲信号。

图9B是信号V1(t)与V2(t)的时序图，于本实施例中V1(t)为三角波，并且V2(t)为V1(t)的积分。可以被了解的是V2(t)的形状是与“K”的值有关。展频量是随着K值的增加而增加。通过使用上述等式解K，因此K值可以被计算。任何所属技术领域的技术人员将了解通过图9之积分器304设定K值。在下述图10A的实施例中，K值将随着电容C2的值而改变，亦即当C2的电容值增加，K减少导致展频减少，反之亦然。

如同许多积分电路利用二个参考频率，具有二个输入的参考频率输入至压控延迟线306，二者输出相位相差180°。延迟线与控制电压操作在每一个参考频率，以提供具有两种成分的展频输出频率，二者相位相差180°。

图10A是相互耦接的积分器302与304实施例之电路图，用于通过延迟线306调制参考频率而提供控制电压V2(t)。在下述实施例中，积分器302包含耦接至开关装置的两个电流源350a与350b，此开关装置的电流源包含两个计数操作开关(counter-operating switches)351a与351b，亦即当其中一个断路时，则另一个导通，反之亦然。电流源350a与350b可以分别为PMOS晶体管形式与NMOS晶体管形式，偏压其控制端以便操作于饱和模式(saturation mode)中。

图10B更加详细地说明积分器302，其电流源为分别以Vbp与Vbn偏压的晶体管350a与350b，以及以上述方波偏压的PMOS与NMOS开关351a及351b。电容C1储存从二个开关而来的电荷，并且功能性地实现积分器。在此并不认为频率限制在方波输入上，并且在一实施例中，方波具有30kHz的频率。

在一个实施例中，第二积分器304包含运算放大器352，其正输入耦接至节点V1′(即积分器302之输出)，并且其负输入耦接至电压电流转换器(voltage-to-current converter，以下简称V-I转换器)。于本实施例中，V-I转换器包括电阻R1。运算放大器352的输出是耦接至NMOS晶体管N1。晶体管N1的漏极端耦接至电阻R1，并且其源极端耦接至电流镜354。积分器304亦包含第二运算放大器358，其正端耦接至Vref，并且其负端耦接至第二电阻R2。Vref被较好地设定为电压V1′的平均值。运算放大器358的输出亦耦接至NMOS晶体管N2的控制端。同样地，晶体管N2耦接至电流镜356。电流镜356耦接至参考电流产生器360。参考电流产生器360与第一电流镜354均被耦接至输出节点V2。

积分器电路304用以提供电流Inet，其与V1′(t)-Vref(即图9之V1)成比例。运算放大器352的输入耦接至V1′与R1。因此，交于R1的电压被拉升至V1′。流过R1的电流为I1，其为V1′/R1。此电流I1是由电流镜354所镜射，并且其具有直流与交流成分。电流镜356提供电流I2，其为Vref/R2，并且是直流电流。参考电流产生器360镜射电流I2。与I1-I2相等的电流Inet具有非直流成份，并且被提供用来对电容C2充电。类似于C1，电容C2被操作用来当作积分器。如上所述，电流I1与V1′是直接成比例的。因此，电流Inet是直接成比例于V1′，并且V2是V1之积分(即V1′-Vref)。

在一个实施例中，电容C1的电容量等于5pF，电容C2的电容量等于50pF，并且电阻R1与R2的阻值等于25kΩ。

控制电压V2(t)可依需要而作为上述图3-4实施例中的控制电压，但是可能需要缓冲器，因为其被设计用来驱动电容性负载。

图11是压控延迟线306实施例之电路图。在本实施例中，延迟线包括复制偏压级(replica bias stage)400以及一个或多个延迟电路500。在实施例中，延迟电路500如伊恩.埃.杨(Ian A.Young)等所发表「PLL ClockGenerator with 5to 110MHz of Lock Range for Microprocessors」(IEEEJournal of Solid-State circuits，Vol.27，pp.1599-1607，Nov.1992)所述的差动延迟电路，通过参考而由此实现其装置。复制偏压级400包含运算放大器402，其负输入端耦接至控制电压(即由第二积分器304所提供之V2(t))，并且其正输入端耦接至节点C。复制偏压级亦包含被用于延迟电路500的延迟电路复制品，其是基于具有压控电阻(voltage controlledresistor，VCR)负载元件的PMOS源极耦合对。

每一个延迟电路500被连接于负或接地节点以及定电流源，譬如操作于饱和模式的晶体管，以提供定电流I。当M1A的控制端耦接至操作电压Vss或是接地，复制偏压级400中延迟电路的M2A的控制端耦接至运算放大器402的负输入，因此控制电压V2(t)。每一个压控电阻VCR的控制端依照运算放大器402的输出而偏压。以下将更加详细说明复制偏压级使用运算放大器402及延迟电路的复本以产生适当偏压给各压控电阻VCR。

然而所属技术领域的技术人员应知，图12A与12B说明压控电阻的实施例电路图。

如上所述，每一个延迟电路500包含耦接PMOS晶体管M1、M2的源极对，晶体管M1、M2各自耦接一个受运算放大器402输出而偏压控制的压控电阻VCR负载。每一个串联组合均耦接于定电流源与接地(或负端)之间。每一个延迟电路500中M1与M2的控制端各自接收彼此相差为180°的差动信号。如果其中一个信号为高准位，则另一个信号为低准位，反之亦然。对于第一延迟电路500a，Vi-与Vi+端接收图9A的参考脉冲REF CLK中二个相位互异的子信号。然后每一个随后的延迟电路500(例如延迟电路500b等)耦接至先前延迟电路500的输出。例如，第二延迟电路500b中晶体管M1的控制端耦接至第一延迟电路500a的节点Vo+，并且晶体管M2的控制端耦接至第一延迟电路500a的Vo-。若提供第三延迟电路(图中未标出)，则其M1的控制端耦接至第二延迟电路500b的输出(即第二延迟电路500b之节点Vo+)，并且第三延迟电路的晶体管M2控制端耦接至第二延迟电路500b的Vo-。

在操作中，放大器402将复制偏压级400中延迟电路的节点“C”拉升至控制电压Vcon(即拉升至V2(t))。在每一个延迟电路中，用于每一个压控电阻的控制端的电压是用来控制金氧半场效晶体管(MOSFET)的阻抗(即图12A与12B中耦接至“Bias”的MOSFETS)，因此从节点C流入压控电阻的电流是用来给定节点C的电压。通过改变节点C的电压(在偏压级的延迟电路中节点C被拉升至控制电压Vcon)，压控电阻显示出不同的I-V特性。每一个延迟电路500提供期间td的延迟。提供给运算放大器402的信号Vcon控制每一个延迟电路的延迟期间td。期间td是与Vcon直接成比例的。所以，瞬间延迟td将随Vcon而改变，因此若提供超过一个延迟电路500，则在最后一个延迟电路500的节点Vo+提供展频输出脉冲信号。第二脉冲信号(其与于Vo+信号的相位差为180°)亦被提供在Vo-。此信号的展频将随着延迟电路的数量而增加。在实施例中，图11的电路具有16个延迟电路。

根据上述，延迟线的延迟时间是由控制电压V2(t)所控制，并且控制电压V2(t)与延迟时间成线性关系。当延迟时间与控制电压之间不是线性关系时，此系统可能被限制于使用具有小交流成分的信号。对于具有大交流成分的信号而言，最好延迟时间与控制电压二者成线性关系。

图13是压控延迟线102B另一实施例的方框图，其依照控制电压Vc(t)与参考脉冲信号提供展频输出信号。控制电压与参考频率可以是如上述图3-7所示。

混合器602接收参考脉冲信号中二个相位互异的子信号，在一个实施例中其相位差为90°，例如V1I＝A1*cos(Wo·t)与V1Q＝A1*sin(Wo·t)。用以控制电路604的电压方程式如下：V2I＝A2*cos(K*(Vc(t)之积分))以及V2Q＝A2*sin(K*(Vc(t)之积分))。在一个实施例中，混合器602可以乘法器(multiplier)实施之，此应为所属技术领域的技术人员所知晓。因此，Vout等于V1I*V2I+V1Q*V2Q。

类似于图9A的频率产生器，为了方便说明在此假设参考频率符合等式cos(Wo·t)(或sin(Wo·t+θ_o))，即V1I及/或V1Q，则Vout(t)＝A*cos(Wo·t-K*(V1(t)之积分))，其中A为常数。输出信号的输出相位θ(t)等于Wo·t-K*(V1(t)之积分)。因此，瞬间输出频率(即dθ/dt)W(t)＝Wo-K*V1(t)，其定义了展频输出脉冲信号。

控制了电路600的电压可以包括所属技术领域的技术人员所知控制电路的电压。图15A-15C是绘示控制电路600的电压的数学仿真，在此假设控制电压Vc(t)是三角波，并且K值分别为0.1、1与10。如图所示，由压控电路产生的输出相位信号V2I与V2Q主要是取决于K的值。从图可看出K值越高，则V2I与V2Q曲线的斜率越大。因此，当K增加时，展频量亦随之增加。

如上所载，混合器602可能包括乘法器(multiplier)。在一个实施例中，乘法器包括Gilbert乘法器700，如图14所示。此Gilbert乘法器700的操作应为所属技术领域的技术人员所知，因此其不在此赘述。在一些实施例中，Gilbert乘法器的NMOS晶体管可以被置换为BJT晶体管，例如当Gilbert乘法器利用biCMOS技术。在所述的实施例中，ΔV1是V1I与V1Q的差值，并且ΔV2是V2I与V2Q的差值。输出信号则由ΔV_o提供。当然，除了Gilbert乘法器之外，亦可以使用所属技术领域的技术人员所知乘法器之其它型态。

在上述图3-12之实施例中，可以使延迟线具有最大与最小延迟，提供a practical limitation on the展频信号展频量(Δf/f₀，其中f₀是中央频率)。然而，图13所揭露的频率产生电路之电路延迟线102B不具有最大与最小延迟，此延迟是介于0到2π之间。信号延迟没有最大与最小值，因此没有展频百分比之限制。

图16说明图9A与图13之电路所提供展频脉冲信号之频率时序图。如上所述，图9A与13之实施例的瞬间频率符合W(t)＝Wo(t)-K*(V1(t))。由图16可看出，脉冲信号之频率W(t)随时间而变换于中央频率Wo附近。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视后附权利要求所界定者为准。

Claims (16)

1.一种电子装置，包括脉冲电路，用以产生展频脉冲信号，其特征在于上述脉冲电路包括：

压控延迟线电路，上述延迟线电路依照调制信号由参考脉冲信号提供展频脉冲信号，上述延迟线电路的延迟是通过上述调制信号所控制；

第一积分器，上述第一积分器依照第一输入信号提供上述调制信号；以及

第二积分器，上述第二积分器从第二输入信号提供上述第一输入信号，上述第二积分器包括计数操作开关对，上述计数操作开关对耦接于接收上述第二输入信号的输入节点与第二电容性负载之间，其中上述计数操作开关对包括耦接MOS晶体管的漏极对，上述MOS晶体管具有控制端以接收上述第二输入信号。

2.根据权利要求1所述之电子装置，其特征在于上述第一输入信号为三角波。

3.根据权利要求1所述之电子装置，其特征在于上述脉冲电路还包括第二积分器，上述第二积分器依照第二输入信号提供上述第一输入信号。

4.根据权利要求1所述之电子装置，其特征在于上述第一积分器包括：

运算放大器，具有第一输入、第二输入与输出，上述第一输入接收上述第一输入信号，上述第二输入耦接至电阻性负载，上述输出耦接至上述电阻性负载，以提供与上述第一输入信号成比例的电流信号；以及

第一电容性负载。

5.根据权利要求4所述之电子装置，其特征在于上述脉冲电路还包括：

装置，用以从上述电流信号移除直流成分，从而产生输出电流信号，用以驱动上述电容性负载。

6.根据权利要求1所述之电子装置，其特征在于上述延迟线包括至少一个第一差动延迟电路，上述第一差动延迟电路具有用以接收脉冲信号的输入，以及由偏压信号所控制的延迟。

7.根据权利要求6所述之电子装置，其特征在于上述第一差动延迟电路包括具有压控电阻负载元件的源极耦合晶体管对，以接收上述偏压信号。

8.根据权利要求7所述之电子装置，其特征在于上述延迟线还包括串连至上述第一差动延迟电路的输出的多个差动延迟电路，每一个上述差动延迟电路还耦接至接收上述偏压信号。

9.根据权利要求7所述之电子装置，其特征在于上述延迟线更包括复制偏压级，包括：

延迟电路，上述延迟电路包括具有压控电阻负载元件的源极耦合晶体管对，以接收上述偏压信号；以及

运算放大器，用以依照上述调制控制信号提供上述偏压信号。

10.一种产生展频脉冲信号之方法，其特征在于包括下列步骤：

积分第一输入信号，以提供调制信号；

提供参考频率脉冲串至压控延迟线电路，上述延迟线电路的延迟是由上述调制信号所控制，以从上述频率脉冲串提供展频脉冲信号；以及

积分第二输入信号，以提供上述第一输入信号。

11.根据权利要求10所述之方法，其特征在于上述调制信号为三角波。

12.根据权利要求10所述之方法，其特征在于上述延迟线包括至少第一差动延迟电路，上述第一差动延迟电路具有用以接收脉冲信号的输入以及由偏压信号所控制的延迟。

13.根据权利要求12所述之方法，其特征在于上述第一差动延迟电路包括具有压控电阻负载元件的源极耦合晶体管对，以接收上述偏压信号。

14.根据权利要求12所述之方法，其特征在于上述延迟线更包括串连至上述第一差动延迟电路的输出的多个差动延迟电路，每一这些差动延迟电路更接收上述偏压信号。

15.根据权利要求12所述之方法，其特征在于还包括从上述调制信号产生上述偏压信号的步骤。

16.一种电子装置，其特征在于包括脉冲电路，用以产生展频脉冲，上述脉冲电路包括：

压控延迟线电路，用以依照调制信号从参考脉冲信号提供展频脉冲信号，上述延迟线电路包括相互串联的多个差动延迟电路，每一上述延迟电路具有一压控电阻负载，以接收上述偏压信号，其中每一上述差动延迟电路的延迟是由上述偏压信号所控制，并且上述延迟与上述偏压信号线成性关系；

装置，用以依照上述调制信号产生上述偏压信号；

第一积分器，上述第一积分器依照第一输入信号提供上述调制信号；以及

第二积分器，上述第二积分器依照第二输入信号提供上述第一输入信号。

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