CN1737600A - 用于自动测试设置的装置和方法 - Google Patents

Abstract

本发明公开了一种用于设置测试仪器以执行对电路的测量的装置和方法，所述电路具有被施加到多个输出管脚上的多个信号。检索包括了输出管脚的识别信息的配置参数，并且基于配置参数，将测试仪器配置为以接口连接输出管脚。在与测试仪器相关联的屏幕上，图形地显示出与测试仪器相关联的一列输入线和一列输出管脚。然后，通过与图形显示进行交互，用户将每个输出管脚关联到每个输出管脚所连接的输入线上。

Description

用于自动测试设置的装置和方法

技术领域

本发明涉及逻辑分析仪中的自动测试设置装置和方法。

背景技术

诸如片上系统(SOC)、现场可编程门阵列(FPGA)和专用集成电路(ASIC)之类的现代集成系统通常包含被设计用来辅助电路内测试的特征。当对诸如现场可编程门阵列(FPGA)的大型电路执行电路内测试时，通常的过程是在整个操作范围内给予电路真实情况下的激励，并在整个电路内的各个点处监控结果信号。这种类型的测试通常被称为shmoo测试。

例如示波器和逻辑分析仪的测试仪器是用于电路内测试的重要工具。许多数字设计师习惯于使用逻辑分析仪作为调试助手来测试其原形板。他们使用逻辑分析仪来帮助揭示集成问题以及设计错误。为了观察系统的行为，设计师探测各个总线和芯片，试图隔离问题的根源。正是通过这种对各个组件的探测和反复探测，才可以收集足够的信息来正确地估计导致问题的因素。利用该信息，工程小组可以理解该错误，并且给出解决方案。

当工程师需要访问内部探测点时，其首先改变设计，并将信号集合布线到输出点上，所述输出点一般为一组输出管脚。这些输出管脚通常被放置在PC板上，在PC板上，与测试仪器相关联的探针可以捕捉信号。连接位置一般是连接器(诸如berg带、samtec组件或mictor组件)，但是也可以是无连接封装(即，软接触)。每个探测类型都具有特殊的电线，其配对到PC板上的连接器，并将这些信号布线到逻辑分析仪。可替代方法是使用飞线，其能够直接附接到芯片的输出引线。然后，工程师必须设置逻辑分析仪以从输出点捕捉信号。

设置逻辑分析仪以探测来自ASIC或FPGA的信号的过程一般花费数小时。为了设置逻辑分析仪，工程师首先必须手工地识别出与每个内部信号相关联的输出管脚。其次，工程师必须手工地识别出与每个输出管脚相关联的探测管脚。然后，手工地识别出与每个探测管脚相关联的逻辑分析探头(pod)和信道。最后，确定每个信道的最佳采样点，并手工地调整仪器输入信道的采样点以补偿信道间延迟。

当前方法有多个缺点。首先过程费时。每个信号被独立处理。过程是手工的，并且必须以一次一个信号的方式每个信号执行该过程。从而当信号数目增加时，用于设置的时间量增加。设计师一般通过在纸上写下多条信息，并在逻辑分析仪的设置菜单上手工地输入信道分配和信号名称，来管理这一翻译过程。这一过程可花费数小时，并且每次当用户设置新的测量时都必须被执行。其次，过程单调且容易出错。错误示例包括：错误地识别布线到具体FPGA管脚的信号；错误地刻画PC板的布线；在逻辑分析仪中错误地说明信道或探头；并且在逻辑分析仪菜单中错误地标注或拼写信号。当测试采用多路的输出信号区(bank)的系统时，这些问题中的每一个都会恶化，如在2004年8月20日提交的未决美国申请序列号：10/923,460中所公开的，这里通过引用结合于此。

本发明的发明人意识到，需要这样一种装置和方法，其用于减少设置逻辑分析仪(或其他类型的测试仪器)所需的时间，同时减少与当前方法相关联的错误。

发明内容

针对以上问题，本发明提供了用于在逻辑分析仪中进行自动测试设置的装置和方法。

根据本发明的第一方面，公开了一种用于设置测试仪器以执行对电路的测量的装置和方法，所述电路具有施加到多个输出管脚上的多个信号，该方法包括：检索关于输出管脚的配置参数，所述配置参数包括输出管脚的识别信息；基于配置参数，将测试仪器配置为以接口连接输出管脚；在与测试仪器相关联的屏幕上图形地显示出与测试仪器相关联的一列输入线和一列输出管脚；以及允许用户在图形显示上将每个输出管脚关联到每个输出管脚所连接的输入线。

根据本发明的第二方面，提供了一种用于设置测试仪器以执行对电路的测量的方法，所述电路具有施加到多个输出管脚上的多个信号，该方法包括：将测试仪器连接到所述电路；将关于输出管脚的配置参数从电路传送到测试仪器，所述配置参数包括输出管脚的识别信息；基于配置参数，将测试仪器配置为以接口连接输出管脚；将信号从测试仪器发送到电路，以指示电路在所选择的输出管脚上输出测试信号；以及识别在测试仪器内哪一个信道接收了所述测试信号，并且将所识别的信道关联到所选择的输出管脚。

根据本发明的第三方面，提供了一种用于配置逻辑分析仪以测试FPGA的方法，该方法包括：1)将指令从逻辑分析仪发送到FPGA，从而指导FPGA在所选择的输出管脚上输出高逻辑电平；2)扫描逻辑分析仪上的输入信道，以识别哪一个输入信道展现出高逻辑电平；3)在逻辑分析仪内，将所识别的输入信道映射到所选择的输出管脚；4)以不同的所选输出管脚重复步骤1到3，直到每个输出管脚都已被映射到信道。

根据本发明的第四方面，提供了一种测试仪器，其包括响应于软件的处理器、显示器、提供用于测试的多个信道的探针以及软件。所述软件致使处理器执行以下步骤：将测试仪器配置为以接口连接被测设备；从被测设备获得关于被测设备上的输出管脚的配置信息；在显示器上图形地显示出被测设备上的一列输出管脚和一列信道；以及允许用户在显示器上将每个输出管脚关联到一个信道，在所述信道上，来自所述输出管脚的信号被测试仪器所接收。

根据本发明的第五方面，提供了一种测试系统，其包括：FPGA和逻辑分析仪。所述FPGA具有：专用于调试的多个输出管脚；一组控制寄存器，其中包括描述了多个输出管脚的数据和影响输出管脚的操作的数据；以及用于发送和接收配置数据的第一接口，所述配置数据包括影响控制寄存器内容的指令。所述逻辑分析仪包括响应于软件的处理器、显示器、提供用于测试的多个信道的探针以及软件。所述软件致使处理器执行以下步骤：将逻辑分析仪配置为以接口连接所述FPGA；从控制寄存器获得关于所述FPGA上的输出管脚的配置信息；在显示器上图形地显示出FPGA上的一列输出管脚和一列信道；以及允许用户在显示器上将每个输出管脚关联到一个信道，在所述信道上，来自所述输出管脚的信号被逻辑分析仪所接收。

附图说明

从下面结合附图对本发明的详细描述中，可获得对本发明的理解，在附图中：

图1是根据本发明实施例的动态探测的框图。

图2是根据本发明实施例用在动态探测中的状态跟踪核心的框图。

图3是根据本发明实施例用在动态探测中的时序跟踪核心的框图。

图4是根据本发明优选实施例的逻辑分析仪400的框图。

图5的流程图描述了准备逻辑分析仪以用于测试会话的方法。

图6是根据本发明优选实施例由软件产生的图形显示的屏幕截图。

图7是与图6中所示的电缆连接按钮有关的图形显示的屏幕截图。

图8是与图6中所示的配置设备按钮有关的图形显示的屏幕截图。

图9是与图6中所示的管脚映射按钮有关的图形显示的屏幕截图。

图10是与图6中所示的属性按钮有关的图形显示的屏幕截图。

图11是与核心和区的选择相关联的图形显示的屏幕截图。

图12是根据本发明优选实施例由软件产生的图形显示的屏幕截图。

图13是与图11中所示的裁剪总线/信号名称按钮有关的图形显示的屏幕截图。

图14是根据本发明实施例用在动态探测中的状态跟踪核心的框图。

图15是根据本发明实施例用在动态探测中的时序跟踪核心的框图。

图16A到图16F是根据本发明实施例的方法的流程图。

图17是用来在被测设备的所选管脚上输出测试信号的电路框图。

图18是用来在被测设备的所选管脚上输出测试信号的电路框图。

具体实施方式

下面详细参考本发明，在附图中图示了本发明的示例，附图中相同的标号指代相同的元件。下面的详细描述展现了可以由数据位操作的例程和符号表示来实现的方法，所述数据位操作的例程和符号表示处于计算机可读介质、关联处理器、逻辑分析仪、数字存储示波器、配置有数据采集卡的通用个人计算机等等之内。这里的方法通常指的是一系列导致期望结果的步骤或动作，因而包含诸如“例程”、“程序”、“对象”、“函数”、“子例程”和“过程”之类的技术术语。这些描述和表达是本领域技术人员用来有效地向本领域其他技术人员传达其工作实质的手段。

下面将结合逻辑分析仪上的实现来描述本发明的装置和方法，但是这里陈述的方法可运行在通用计算机或其他网络设备上并且提供必要的信号处理能力，所述网络设备被存储在计算机中的例程选择性地激活或重配置。而且，这里所表示的方法并不固有地与任何具体设备相关，相反地，例程可以根据这里的教导而使用各种设备。可执行本发明功能的机器包括由诸如Agilent技术公司、HP公司和Tecktronix公司以及其他测试和测量装备的制造商所制造的设备。

关于这里所描述的软件，本领域的普通技术人员应意识到，存在各种平台和语言，用于创建执行这里概述的过程的软件。本发明的实施例可使用多种C语言中的任何一种来实现，然而，本领域的普通技术人员还应当意识到，实际平台和语言的选择经常要听从实际构造的系统的具体要求，从而使得对于一种系统可用的平台和语言可能对于另一种系统并不有效。

下面将结合在未决美国申请No.10/923,460中描述的系统上的实现来描述本发明，这里通过引用将该申请结合于此。为了便于理解将本发明应用于这种系统的情况，提供了图1-3和下面的关联讨论。然而，本领域普通技术人员应意识到，本发明也适用于多种电路，包括不能实现这里描述的多路输出的FPGA和ASIC。

图1是根据本发明实施例的动态探测系统100的框图。动态探测系统100简化了例如FPGA和片上系统(SOC)上的调试。动态探测系统100提供了有助于电路内调试的可观测性。尽管动态探测系统100被设计用于SOC流(允许保留用于SOC的所有现有工具、设计过程和HDL)，但是本发明并不限于SOC，而是可用于在或不在FPGA上的各种环境中。

动态探测系统100通常包括连接到FPGA 101内的一个或多个跟踪核心跟踪核心104的逻辑分析仪110。跟踪核心104包括专用调试核心，该专用调试核心将内部信号从FPGA 101布线到逻辑分析仪110。跟踪核心104将来自SOC 102(或者更一般地，被测电路)中的一个或多个核心106n的内部信号连接到由逻辑分析仪110探测的输出管脚。逻辑分析仪110和FPGA 101由两个总线120和122连接。

来自核心106n的数据信号在数据信号总线122上从FPGA 101上的空闲管脚获得。数据信号总线122一般，但不是必要地包括与逻辑分析仪110相关联的规则探测连接。由于空闲管脚的数目通常少于需要探测的信号数目，因此跟踪核心104切换管脚上的信号输出，以提供可选择的信号区。这里互换地使用术语“信号”和“信道”。

逻辑分析仪110通常包括逻辑分析部分112和探测控制部分114。逻辑分析仪110例如可以基于Agilent 16903A。逻辑分析部分112通常包括已知的逻辑分析仪，而探测控制部分114通常包括在逻辑分析部分112附带的操作系统下运行的附加软件。探测控制部分114通常使用串行通信总线120来监视并控制跟踪核心104，串行通信总线120根据多种串行通信标准中的任何一种运行，所述串行通信标准例如是IEEE 1149.1，也称为JTAG。

动态探测系统100可被配置用于状态或时序测量。状态测量对于所有到跟踪核心的输入采用单个采样采样时钟。状态核心的采样时钟来自于SOC 102内部。时序测量不使用设计所提供的采样时钟。相反地，使用逻辑分析仪110生成的时钟，在逻辑分析仪110上采样跟踪数据。从而，利用配置用于时序测量的跟踪核心104(“时序跟踪核心”)，可以检查SOC 102中的失灵，而配置用于状态测量的跟踪核心104(“状态跟踪核心”)只用于同步测量。

尽管存在各种FPGA工具可被修改用来加入跟踪核心104，但是下面的讨论仅限于使用ChipScope工具进行创建和加入。跟踪核心104可通过两种方法，即实例化和插入而被加入到FPGA 101中。通过实例化加入跟踪核心104要求SOC设计者修改其HDL，并将跟踪核心104实例化到其设计中。实例化的核心实际上是可以在最终FPGA布局布线期间连接的黑匣设计。用于加入跟踪核心104的替代方法是使用Xilinx的ChipScopeCore Inserter工具的插入。该工具采用诸如SOC的综合设计，并使用设计EDIF文件加入跟踪核心104。这种情况下，不修改SOC的HDL，并且可以使用该核心插入工具来定义跟踪核心104的大小，并连接跟踪核心104。

对于每个插入的核心，Xilinx软件输出“.cdc”文件。.cdc文件包含了描述关联核心、关联EDIF文件和所选择的FPGA I/O标准的信息，在关联EDIF文件中，可找到每个可选择区的信号名称。表1包含了CDC文件的示例。

#ChipScope Core Inserter Project File Version 3.0#Tue May 04 09:57:58 MDT 2004Project.device.designInputFile＝x：\ah2285_atc\atc_ip_hw\atc2_cagle\ip\dynamic_probe_qa_designs\designs\fe_design\v7demo\demobd\synpro\demo\demo.edfProject.device.designOutputFile＝x：\ah2285_atc\atc_ip_hw\atc2_eagle\ip\dynamic_probe_qa_designs\designs\fe_design\v7demo\demobd\synpro\demo\_ngo\demo.ngoProject.device.deviceFamily＝2Project.device.enableRPMs＝trueProject.device.outputDirectory＝x：\ah2285_atc\atc_ip_hw\atc2_eagle\ip\dynamic_probe_qa_designs\designs\fe_design\v7demo\demobd\synpro\demo\_ngoProject.device.useSRL16＝trueProject.filter.dimension＝5Project.filter<0>＝Project.filter<1>＝*state*Project.filter<2>＝*tid*Project.filter<3>＝*ver*Project.filter<4>＝*clk*Project.icon.boundaryScanChain＝0Project.icon.disableBUFGInsertion＝trueProiect.icon.enableExtTriggerIn＝falseProject.icon.enableExtTriggerOut＝falseProject.icon.triggerInPinName＝Project.icon.triggerOutPinName＝Project.unit.dimension＝1

表1

图2是根据本发明实施例的用在动态探测100中的状态跟踪核心200(也称为核心200)的框图。核心200通常包括复用器(mux)204、数据校准单元206、时分复用器(TDM)208、输出管脚210、以及统称为核心寄存器213的一组状态和控制寄存器。核心寄存器213提供对逻辑分析仪110的监督访问。复用器204、数据校准单元206、TDM 208和输出管脚210提供SOC 102上的被探测信号和进入逻辑分析仪110的输出管脚(见图1)之间的物理链路。该物理链路被同步到经由信道224而由SOC 102提供的采样时钟222。

缓冲器202位于复用器204和SOC 102之间。缓冲器202通常包括跨复用器204的输入的寄存器。缓冲器202隔离核心200与SOC 102。这一隔离有两个好处。首先，复用器204不直接连接到被探测信号。缓冲器202中的寄存器充当流水线寄存器，从而只将一个额外负载加入到SOC信号中，并且隐藏了任何复用器延迟。第二个好处是可禁止缓冲器202中的寄存器，以阻挡信号经过其到达核心200的其余部分。优点是通过简单地禁止缓冲器202，可以关闭核心200以节省功率。

复用器204通常包括并行复用器，该并行复用器将来自多个输入区的信号组或区引导到单个输出区。输入区的数目是可配置的，并且可设为任何期望值，例如从2个区到2048个区。利用每个附加区，增大了可观测的信号数目。每个区被连接到SOC 102中的信号集合106n。集合中的每个信号可从SOC 102内的任何位置获得，包括SOC总线220。在图2中，数据信号连接226中的每个线路代表一个信号(或信道)区，例如多个物理信号线，如32个分离的数据源。每个信号集合106n中的信号数目可由设计者定义，但是(不使用TDM 208)通常对应于专用于调试的输出管脚210的数目。

使用一个或多个选择线212切换复用器204的输出。选择线212由核心寄存器213中的逻辑分析仪110所设置的条目所驱动。选择线212的数目依赖于应用到复用器204的区的数目。例如，如果有四个区(如图2所示)，则两个选择线212就足够了。如果使用了八个区，则需要三个选择线212。

复用器204的输出可被寄存(未示出)以将复用器逻辑流水化，并且增强核心200的性能。主要的好处是核心200不仅将运行得更快，而且将更加不容易与整个SOC的时序预算发生干扰。

在SOC 102和核心200之间的物理信号链路的末端是输出管脚210。输出管脚210通常包括FPGA输出缓冲器和管脚/焊球。逻辑分析仪110经由数据信道122物理地连接到输出管脚。当创建核心200时，用户通常基于FPGA 101中的可用调试/空闲管脚，来指定/设置去往逻辑分析仪110的数据信道的数目。核心200有两种类型的去往逻辑分析仪110的信道。第一种信道类型是用来传送来自时钟222的时钟信号以用在对跟踪数据214采样过程中的时钟信道。时钟222通常包括SOC 102所提供的跟踪核心的采样时钟。时钟信道224一般只需要一个管脚。第二种信道类型是将被探测信号从SOC 102传送到逻辑分析仪110的数据信号信道。

图3是根据本发明实施例的用在动态探测中的时序跟踪核心300(也称为核心300)的框图。时序跟踪核心通常包括复用器(mux)302、输出管脚306和核心寄存器308。复用器302和输出管脚306提供在内部信号和输出管脚之间的物理链路。该物理链路在核心300内部是异步的，并且不需要来自SOC 102的采样时钟。物理链路上的数据由逻辑分析仪110(见图1)使用逻辑分析仪的高速采样时钟来捕捉。寄存器308用作对逻辑分析仪110的监督访问。

除了可选的输入和输出寄存器以外，时序核心复用器302类似于状态核心复用器204。时序核心复用器302将输入区导引到输出端，但是不寄存输入或输出，从而允许穿过复用器的数据达到真正的异步。例如，复用器输入区的数目范围例如可以从2到1024，并且当创建核心300时设置该数目。在图3中，数据信号连接310中的每条线代表一个信号区，例如多个物理信号线(或信道)，如32个分离数据源。使用连接到寄存器308的选择线304来切换复用器输出。去往复用器304的输入302可以来自于FPGA 101内部的任意位置，从而允许SOC 102内的任何信号灵活地连接到时序跟踪核心300。

复用器302的输出传到输出管脚306。这些管脚代表连接到逻辑分析仪110的输出缓冲器和管脚/焊球。当创建核心300时，用户指定管脚数目、管脚位置和用于核心300的输出的输出缓冲器标准。由于不使用来自SOC 102的时钟信道，因此核心300只具有数据信号信道；然而，时钟信号可以作为数据信号来发送。通常，核心300所使用的管脚数目总是等于数据信号信道的数目。

被探测的SOC信号和输出管脚306之间的路径是无约束的假路径。该通路在FPGA 101中是不受约束的，因为从被探测SOC信号到输出管脚306的路径没有寄存器。由于不存在寄存器，因此FPGA布局布线工具不考虑任何时序约束。因而，FPGA工具将该路径视为无约束的假路径。这一行为的效果是使被探测信号的时序不会影响SOC 101的时序预算。

使用无约束路径的一个缺点是时序跟踪核心数据会产生延迟。这种情况下，不能使用逻辑分析仪110的延迟均衡特性。这个问题的解决方案是要么加入路径约束，要么创建FPGA时序报告，并且归一化逻辑分析仪110所捕捉的数据。本领域的技术人员很容易获得实现这两种解决方案的资源。

时序跟踪核心300没有数据校准或TDM单元。关于数据校准单元，用户可通过使用逻辑分析仪对输入过采样，手工地对数据进行延迟均衡(归一化)操作。不能有TDM是因为核心300缺少SOC采样时钟，从SOC采样时钟可以在其上升和下降沿输运数据。然而，省略这些单元减少了核心300的大小。

时序跟踪核心300试图在大范围上帮助测量异步事件。核心300并不用来帮助发现FPGA 101内部单个触发器的精确设置和保持窗口。而是用来帮助发现相对于其他信号反转太早或太晚的信号。核心300也可用来检测输入管脚处的失灵，这种失灵可以指示PCB上的错误。核心300可帮助确定信号保持高或低电平的时间有多长，以及以什么速率反转。最后，核心300可用在多时钟域调试中，允许来自两个或更多时钟域的信号被逻辑分析仪110同时检查。

逻辑分析仪

图4是适合于使用本发明实施例的逻辑分析仪400的框图。逻辑分析仪400通常根据信号的逻辑电平相对时间的变化，来获取、分析并显示多种信号。在图4所示的分析仪中，逻辑分析仪400包括可使用高级计算机程序语言编程的通用计算机系统和被特别编程的专用硬件，以用于执行信号获取、分析和显示功能。本发明可被实现在诸如独立逻辑分析仪的其他环境中，或者使用运行在板载处理器、ASIC、固件、硬件或其组合的专用程序来实现。

逻辑分析仪400包括处理器402、系统存储器404、输入/输出(I/O)卡406、诸如硬盘驱动器、软盘驱动器等的存储单元412。分析仪400还可包括一个或多个用户输入/输出设备，诸如键盘408、点选设备410和显示器414。系统存储器404用于存储软件，包括程序指令、计算机可读程序和数据。在优选实施例中，系统存储器404包括随机存取存储器(RAM)。显示器414是阴极射线显示器或LCD，并且被逻辑地或物理地划分为图像元素(像素)的阵列。输入/输出(I/O)接口卡406可以是调制解调器卡、网络接口卡、声卡等等。有利的是，至少一个I/O接口卡406可包括基于JTAG标准的接口，或者可以接口到基于JTAG标准的电缆的接口，诸如串行COM端口或并行打印机端口。

处理器402一般是商业可获得的处理器，诸如来自Intel公司的Pentium微处理器，或者来自IBM和Motorola的PowerPC系列微处理器。还可获得许多其他的处理器。这种处理器执行被称为操作系统414的程序，从而提供图形用户接口(GUI)416和窗口系统，操作系统414例如是包括来自Microsoft公司的Windows XP的Windows操作系统的各种版本，或者是可以从许多供应商，如Sun微系统公司、HP公司和AT&T获得的Unix操作系统。操作系统414控制诸如本发明的软件实施例的其他计算机程序的执行，并且提供调度、输入输出控制、文件和数据管理、存储器管理和通信控制以及相关服务。处理器402和操作系统414通常定义了虚线框401所示的计算机平台，在计算机平台上可写入以高级编程语言编写的应用程序。逻辑分析仪400的功能元件经由系统总线428相互通信。

信号获取模块422包含电路和软件，所述电路和软件经由数据信道424对来自被测设备418的逻辑信号426进行采样和数字化。换句话说，信号获取模块422接收并数字化周期性获得的逻辑信号426的样本。采样时间间隔可以是操作者指定的，或者同步于从被测设备418接收的逻辑信号426，例如由被测设备418所生成的时钟信号。逻辑信号426经采样和数字化后的表示由信号获取模块422临时存储以用于分析。

基于由操作者定义的触发顺序，确定用于后续存储和显示的采样逻辑信号426的选择部分。触发顺序通常由两个参数指定，即识别要存储信号数据的事件的触发定义，和识别由触发定义所定义的事件的相对位置的触发位置。在获取存储器429中存储在指定事件之前和之后发生的预定数量的信号数据。

逻辑分析仪400还包括视频显示控制器427。计算机平台401使用标准windows应用程序接口(API)来驱动视频显示控制器427。触发顺序通过位于应用程序接口416中的测量规范模型来定义。

硬件资源分配器420插入在信号获取硬件422和图形用户接口416之间，在所述图形用户接口416上，信号测量规范模型被呈现给用户。通常，硬件资源分配器分配并配置必需的硬件资源，并且将测量规范翻译为硬件控制数据，软件驱动器使用硬件控制数据对信号获取硬件资源编程。

自动测试设置软件

逻辑分析仪400在依照所选择的操作系统而规定的软件的控制下进行操作。这里描述的软件将基于Windows XP操作系统进行描述。另外，这里描述的实施例将基于利用图1到图3所阐明的教导(例如经由诸如基于JTAG标准的电缆之类的串行通信电缆来控制的复用器的使用)的被测设备来描述。本领域的普通技术人员应意识到，本发明可适用于带有和不带有附加通信电缆的其他被测设备。

图5的流程图描述了准备将逻辑分析仪用于测试会话的方法。方法开始于步骤500。在步骤502，测试工程师接通测试装备，如逻辑分析仪，并且将测试夹具(即，mictor、软接触、samtec、或飞线探针等示例)插入到被测设备上的测试点中，例如插入到支持ASIC或FPGA的PC板上。然后在步骤504，从被测设备中检索核心配置信息，例如经由JTAG通信链路从核心寄存器中检索。配置信息可包括可用于询问的核心标识；核心所使用的管脚数目和输出管脚的输出标准。在步骤506，选择核心以映射。

在步骤508，将被测设备上的输出管脚映射到探针上的输入管脚。该映射可利用图形用户接口来执行，在所述图形用户接口中，将输出管脚的图形表示呈现给用户，并且要求用户在其上映射逻辑分析仪的信道。通过将每个输出管脚移动到其关联信道，用户完成映射。在下文中将要讨论的改进中，提出了一种用于自动识别被测设备上的输出管脚和逻辑分析仪上的信道之间的对应关系的方法。

在步骤510，逻辑分析仪被配置为接口到被测设备的输出管脚上。例如，将探针设置为输出管脚的输出标准，如LVTTL、LVDS和SSTL。然后在步骤512，将施加到被测设备的输出管脚上的信号的信号名称被映射到逻辑分析仪的信道上，以允许在逻辑分析仪的显示器上显示信号名称及其对应的信道。在已知的方法中，用户通过手工地给逻辑分析仪中的每个信道输入并分配名称，来执行这一过程。根据本发明，关于施加到输出管脚的信号的信息被检索，并被用于识别逻辑分析仪上的信道。例如，可以从与被测设备相关联的EDIF文件中检索该信息。或者，可以将提供了每个信号与其所施加到的输出管脚之间的对应关系的文件存储在磁盘上，或存储在被测设备上的存储位置中。该文件随后被检索，并被用于将信号名称映射到逻辑分析仪的信道上。

在步骤514，逻辑分析仪已准备好用于测量。例如，可以调用延迟均衡程序。然后方法在步骤516结束。

图6到13图示了与能够实现图5中所描述的方法的软件相关联的图形显示。图6是根据本发明优选实施例由软件产生的图形显示的屏幕截图。动态探测软件通常被划分为两个部分：设置部分和区选部分。图6中所示的窗口600图示了与设置功能相关联的图形显示。探测设置窗口600有五个按钮：电缆连接610；配置设备612；导入总线/信号名称614；管脚映射616；和属性618。为了启动设置过程，通过激活按钮610而初始化诸如基于JTAG标准的电缆之类的通信电缆。

图7是与图6中所示的电缆连接按钮610有关的图形显示的屏幕截图。参考图1中所示的动态探测100，到每个核心104的连接要求配置诸如基于JTAG标准的电缆之类的编程电缆，该电缆可从Xilinx获得。电缆连接窗口700有助于获取为了配置JTAG连接所必需的信息。从无线按钮部分710获得电缆类型。在图示的示例中，唯一可选的电缆类型是Xilinx并行电缆。本领域的普通技术人员应意识到，其他的电缆类型也是可用的，并且可用到本发明中。下拉菜单712允许用户输入电缆类型。某些电缆类型的示例包括Xilinx并行4编程电缆。该示例示出了试图询问电缆并确定类型的自动检测过程。下拉菜单714允许用户提供连接电缆的端口，如LPT1、LPT2、COM1、COM2等。最后，下拉菜单716允许用户输入与电缆通信的速度。在该示例中，选择了200KHz。一旦收集了这些信息，软件就可以初始化必要的参数以与电缆通信。

图8是与图6中所示的配置设备按钮612有关的图形显示的屏幕截图。配置设备按钮612引出了文件选择窗口800，其允许选择配置文件802n。配置文件802n通常包含将FPGA配置为用户定义的状态的信息。该文件通过使用FPGA设计工具来创建，并且通常不需要耗费太多的人力。

一旦配置好，用户就可以使用JTAG连接对FPGA编程。在编程后，可以询问FPGA以识别任何核心的存在。然后，询问每个识别出的核心，以从核心寄存器中检索出核心参数。例如，这些参数可包括若干个跟踪数据管脚和若干个信号区。利用该信息，逻辑分析仪可创建JTAG扫描链上的设备的显示，所述设备包括FPGA内部的核心。一旦选定了核心(见图11)，用户就接着进行到称为管脚映射的过程，管脚映射过程通过点击管脚映射按钮616来启动。管脚映射取得核心数据信道和时钟信道，并将它们映射到逻辑分析仪上的信道。

使用按钮614调用的信号导入提供了用于导入信号名称的机制，该信号名称引用自CDC文件，该CDC文件与在管脚映射中所使用的被选核心相关联。这一过程取得在核心插入期间连接到输入核心复用区的信号名称，并将它们用作逻辑分析仪信道的标签。这样允许用户在逻辑分析仪的屏幕上看见EDIF文件中可见的确切名称。当用户切换区时，一组新的信号名称将发生变化，以反映下一区的信号。尽管不是必需的，但是导入信号名称的步骤提高了逻辑分析仪的易用性，并且简化了测量设置。信号导入过程通常包括从指定位置检索信号名称。例如，可通过解析.cdc文件以识别存储设备上的另一个文件(一般EDIF文件)的方法来确定指定位置，所述存储设备例如是硬盘或光盘。或者，可以将包含信号名称的图表存储在电路或被测设备自身上。在任意情况下，从指定位置提取信号名称，并且将信号名称关联到逻辑分析仪本地数据结构中的每个区。

如上所述，EDIF文件提供了便利的位置，从该便利的位置可获得信号名称。EDIF作为世界上使用最广泛的电子设计交换格式之一，最初是电子工业联盟(EIA)对电子工业的服务的一部分。下面的描述从http：//www.edif.org/introduction.html获得。电子设计交换格式(EDIF)是用来在不同的CAD系统之间，以及在CAD系统与印刷电路制造和装配之间交换设计数据的格式。“电子”指的是数据类型，即，用于电子系统的设计数据，而不是交换机制。当然，EDIF文件是机器可读的，并且可以电子地交换。这样的CAD系统通常称为电子CAD(ECAD)系统或电子设计自动化(EDA)系统。EDIF格式被设计为由作为EDA系统或工具的组成部分的计算机程序来写入和读取，或者由作为前端制造系统的一部分(CAM站)的软件写入和读取。其语法被设计为易于机器解析，并且类似于LISP。由于其本质，EDIF标准对于大多数EDA用户是不可见的。EDIF的开发包括来自于EDA供应商、设计者和大的用户公司的投入。可获得用于检查标准一致性的软件，以帮助确保EDIF交换尽可能的有效。该格式最初由电子工业联盟(EIA)标准化，EIA是基于美国的工业协会，负责若干与电子有关的标准。(某些熟悉的标准可以是JEDEC和RS-232)。EDIF版本300和EDIF版本400都既是ANSI标准，又是IEC标准。EDIF版本300正式名称为IEC 61690-1；EDIF版本400正式名称为IEC 61690-2。这两个标准都已被批准为欧洲标准。EDIF版本300是EN61690-1，EDIF版本400是EN 61690-2。

图9是与图6中所示的管脚映射按钮616有关的图形显示800的屏幕截图。基于从核心104检索到的核心参数，管脚映射程序生成FPGA管脚的列表902。如果已导入了信号名称，则可以显示这些名称用于关联，而不是普通的管脚名称。还生成探测连接器的图形表示904。在图8所示的示例中，探测连接器是34信道的Mictor单端探针，其具有管脚6到38。通过将管脚指示器(或者信号名称(如果导入的话))拖动到与探测管脚相关联提交的文本上，来执行管脚映射。在该示例中，核心数据信道具有管脚名称ATD后面跟上数字，而时钟信道具有管脚名称ATCK。图形显示900还创建了逻辑分析仪上可用的探头的显示906。

在管脚映射后，配置逻辑分析仪的信道。更具体地说，逻辑分析仪的信道被设为核心104的输出标准和测量类型，如状态或时序。例如，在带有TDM的状态核心的情况下，逻辑分析仪被设为在时钟的上升和下降沿都采样。最后在管脚映射后，使能了跟踪核心及其输出。现在用户可以通过使用缺省区(如区0)来进行测量。

图10是与图6中所示的属性按钮618有关的图形显示的屏幕截图。属性按钮618引起显示窗口1000，窗口1000提供了关于所选择核心的信息，例如包括区数目、管脚数目和每个区中的信号数目。

图11是与核心和区的选择相关联的图形显示的屏幕截图。动态探测软件的区选部分允许用户选择用于测量的核心和区，对于所选择的区校准逻辑分析仪，并执行某些内务功能。当被调用时，该区选部分生成窗口1100。窗口1100的主要部分集中于树状图1102的表示，树状图1102显示了可用的核心1104n和区1106n，包括任何可用的校准区1108(在状态跟踪核心的情况下)。通过简单地点击期望的区，再点击OK，就可执行选择。窗口1100还提供了多个按钮：目定位器(eyefinder)按钮1112；重命名按钮1114；和裁减(trim)总线/信号名称按钮1116。

图12是与图11中所示的运行目定位器按钮1112有关的图形显示的屏幕截图。对于状态核心，可以通过使用逻辑分析仪的目定位器功能来执行核心校准，以确保被逻辑分析仪捕捉的状态数据是正确的。阈值和采样位置窗口1200是在本发明上下文中有用的校准功能的一个示例。利用测试数据，逻辑分析仪的输入采样电路逐个信道地调整采样位置。利用该调整，可以对准所有输入信道，从而利用输入的跟踪核心时钟来完全对准并采样数据。

在状态核心中，核心校准区当被选定时，在跟踪核心管脚上产生5A-A5模式。然后，可使用该模式来校准逻辑分析仪。例如，使用逻辑分析仪的木定位工具，来执行校准操作，或数据延迟均衡。目定位器是软件特征，它以步进形式穿过每个数据获取信道中的不同采样位置。在经过每个位置时，其检测有效的、稳定的数据，并建立有效的采样位置的窗口。一旦完成该过程，其计算有效采样窗口的中心，然后显示其发现的结果。如果需要，用于则可以从显示器中看见结果，并且还可以手工地调整这些设置。核心校准区可用作目定位器的激励，但是它并不是唯一可用于数据延迟均衡的数据源。用户也可以使用任意区来执行该校准。如上所述，通过选择任意区，然后运行目定位器，来执行校准。以特定区数据来校准的一个原因是它可能具有随机反转模式，该模式会加重板噪声效应。在这种情况下，区模式是用于数据延迟均衡的更好激励，因为它会消除受板噪声效应影响的所有不稳定的采样点。然而，如果用户区不在每个信道上生成反转数据，则核心校准区应当被用于数据延迟均衡。

图13是与图11中所示的裁减总线/信号名称1116有关的图形显示1300的屏幕截图。裁减窗口1300允许用户将裁减规则施加到总线和信号的名称上。可以利用由窗口1300的内容所示出的若干项来实现各种格式化规则。

Tickle功能

图14是根据本发明实施例用在动态探测100中的状态跟踪核心1400(也称为核心1400)的框图。核心1400通常包括从信号缓冲器1402接收信号的复用器1404、芯片外跟踪端口(OTP)1406、时分复用器(TDM)1408、输出管脚1410以及统称为核心寄存器1413的一组状态和控制寄存器。核心寄存器1413提供了对诸如逻辑分析仪110的逻辑分析仪的监督访问。缓冲器1402、复用器1404、OTP 1406、TDM 1408和输出管脚1410提供了被探测信号和逻辑分析仪110之间的物理链路(见图1)。该物理链路同步于采样时钟1416。Com端口1414为逻辑分析仪提供了对核心寄存器1411和存储区域1412的访问，存储区域1412存储了使输出管脚与信号名称和区相关联的信息。

通常，除了添加了OTP 1406之外，状态跟踪核心1400类似于图2中所示的状态跟踪核心200。OTP 1406具有在核心寄存器1411内的一个或多个寄存器之间切换信号的复用器，这里的一个或多个寄存器被称为管脚摆动(pin-wiggle)寄存器，它们用来自动化核心设置。管脚摆动寄存器有助于将高逻辑信号置于一个或多个所选择输出管脚1410n上。在状态核心1400的情况下，延迟均衡数据发生器复用基于管脚摆动寄存器生成的信号。利用OTP 1406，所连接的逻辑分析仪可以在指定的输出管脚1410n上生成信号，并且通过监控输出管脚，逻辑分析仪可以识别出与输出管脚1410n相关联的输入信道。

图15是根据本发明实施例用在动态探测中的时序跟踪核心1500(也称为核心1500)的框图。核心1500通常包括从信号缓冲器1502接收信号的复用器1504、芯片外跟踪端口(OTP)1506、输出管脚1508和核心寄存器1510。与时序跟踪核心300相同，信号路径在核心1500内部是异步的，并且不需要采样时钟。使用逻辑分析仪的高速采样时钟捕捉数据。Com端口1514为逻辑分析仪提供了对核心寄存器1410和存储区域1512的访问，存储区域1512存储了使输出管脚与信号名称和区相关联的信息。

通常，除了添加了OTP 1506之外，时序跟踪核心1500类似于图3中所示的时序跟踪核心300。OTP 1506具有在核心寄存器1510内的一个或多个寄存器之间切换信号的复用器，这里的一个或多个寄存器被称为管脚摆动寄存器，它们用来自动化核心设置。管脚摆动寄存器有助于将高逻辑信号置于一个或多个所选择输出管脚1508n上。在时序核心1500的情况下，将管脚摆动寄存器与复用器区的输出复用。利用OTP 1506，所连接的逻辑分析仪可以在指定的输出管脚1508n上生成信号，并且通过监控输出管脚，逻辑分析仪可以识别出与输出管脚1508n相关联的输入信道。

图16A到16F的流程图描述了利用管脚摆动寄存器来准备逻辑分析仪以用于测试会话的方法。为了使自动设置更便利，可以在电路或被测设备自身，如ASIC或FPGA上存储从每个区中的每个信号名称到输出管脚的映射。也可以在被测设备上存储另外的配置，例如输出信号标准(例如，LVTTL、LVDS和SSTL)以及包括输出管脚数目和布局的配置(例如，连接器类型)。这允许逻辑分析仪400直接从被测设备中检索出用于管脚映射的信息。在设置期间，逻辑分析仪在被测设备的选定输出管脚上输出测试信号。然后，逻辑分析仪将所选定的输出管脚关联到在其上观察到动作的探测输入管脚。

该方法开始于图16A中的步骤1600。在步骤1601，测试工程师接通测试装备，如逻辑分析仪，连接JTAG电缆，并且将测试夹具(即，mictor、软接触、samtec、或飞线探针等示例)插入到被测设备上的测试点中，例如插入到支持ASIC或FPGA的PC板上。

然后在步骤1602，判断FPGA是否需要被编程。如果是，在步骤1603以用户指定的文件对FPGA编程。在任何一种情况下，方法现在都进行到步骤1604，并且在被测设备中搜索跟踪核心。

在步骤1605，判断是否发现核心。如果没有发现核心，则方法在步骤1612结束。如果在步骤1605发现了核心，则方法进行到步骤1606，在步骤1606，检索核心配置参数。核心配置参数可经由com部分1414或1514来检索。核心配置参数通常包括关于核心的信息，如核心类型、区数目、每个区的信号数目。核心配置参数还可包括从存储位置1412或1512获得的信息，包括一列信号名称和每个信号对应的区和输出管脚。然后在步骤1607，使能跟踪核心输出。可以通过设置连接到跟踪核心输出缓冲器的输出使能寄存器，而经由com端口来使能跟踪核心输出。在被使能之前，输出是“关(off)”。也就是说，这些输出处于三态，不激活模式。在步骤1608，将信号名称映射到各个信道，如图16B中所述。

在步骤1609，判断核心是否是如图14中所示的状态核心。如果核心是状态核心，则方法进行到步骤1610，并且对核心信道进行延迟均衡，如图16E中所述。一旦执行了延迟均衡，方法就在步骤1612结束。如果在步骤1609，核心是除了状态核心之外的核心(比如时序核心)，则必须手工地执行延迟均衡，并且方法在步骤1612结束，而无需自动的延迟均衡。

图16B的流程图解释了对应于图16A中的步骤1608，用于将信号名称映射到信道的方法。方法开始于步骤1620。在步骤1621，进行检查以判断是否自动执行管脚到信道的对应。该判断可由用户进行，或者基于被测设备是否能够在所选定输出管脚上输出测试信号(“摆动”)。如果自动执行管脚到信道的对应，则方法进行到步骤1622，并且执行在图16C中描述的自动设置过程。如果手工地执行管脚到信道的对应，则方法进行到步骤1623，并且用户利用例如图9所示的图形显示，执行手工管脚映射。在任何一种情况下，方法随后都移动到步骤1624。

在步骤1624，判断信号名称是否被嵌入到被测设备中，例如在存储位置1412或1512中。如果嵌入了信号名称，则在步骤1625读出信号名称，并将其分配到对应的信道。其后，方法在步骤1630结束(返回到图16A的步骤1609)。

如果在步骤1624，没有嵌入信号名称，则方法进行到步骤1626，并且判断是否可获得CDC文件。如果可获得CDC文件，则方法进行到步骤1627，并且检索CDC文件，提取信号名称并将其分配到对应的信道。其后，方法在步骤1630结束(返回到图16A的步骤1609)。

如果在步骤1626，无法获得CDC文件，则方法进行到步骤1628，并且用户使用逻辑分析仪的界面手工地分配管脚信号名称。其后，方法在步骤1630结束(返回到图16A的步骤1609)。

图16C的流程图解释了对应于图16B的步骤1622，用于管脚到信道自动设置的方法。方法开始于步骤1640。在步骤1641，通过设置核心寄存器中的关联寄存器，来使能输出跟踪端口。在这之前电路处于“关”，或睡眠模式。然后在步骤1642，配置输出管脚以输出设置数据。下面将结合图17和18更完整地讨论这一过程；然而，这一过程通常包括切换一个或多个复用器的输出以传递测试信号的步骤。

然后在步骤1643，执行图16D所述的核心信道设置。在步骤1644，通过清空核心寄存器中的关联寄存器，来禁用输出跟踪端口。在步骤1645，配置输出管脚以从被测设备输出将被监控的信号。其后，方法在步骤1646结束(返回到图16B的步骤1624)。

图16D的流程图解释了对应于图16C的步骤1643，用于核心信道设置的方法。方法开始于步骤1650。在步骤1651，配置输出管脚以输出摆动数据。下面将结合图17和18更完整地讨论这一过程；然而，这一过程通常包括基于核心寄存器中的一组寄存器，即管脚摆动寄存器，来切换一个或多个复用器的输出以传递测试信号的步骤。在步骤1652，管脚摆动寄存器中的所有位被设为逻辑低状态。然后在步骤1653，管脚摆动寄存器中的一个寄存器被设为逻辑高。通常，管脚摆动寄存器中的每个位对应于一个输出管脚，因此，此时一个输出管脚应当具有高逻辑状态。在步骤1654，搜索逻辑分析仪上的信道以识别出显示逻辑高的信道。在步骤1656，判断是否发现这样的信道。

如果在步骤1656，发现带有逻辑高信号的信道，则方法进行到步骤1657，并且寄存器被设为逻辑低以在输出管脚上输出低逻辑信号。在步骤1658，判断所发现的信道现在是否显示逻辑低。如果所发现的信道显示逻辑低，则方法进行到步骤1659，并且输出管脚被识别为所发现的信道，并将对应关系保存在逻辑分析仪中。然后在步骤1662，判断是否存在剩余的额外管脚。如果有，则方法进行到步骤1663，另一个摆动寄存器被设为逻辑高，且方法返回到步骤1654。

如果在步骤1658，所发现的信道不显示低，则方法进行到步骤1660，并且将信道标记为不使用。然后在步骤1661，将管脚标记为未在逻辑分析仪中发现，并且方法进行到步骤1662，以检查是否有额外的管脚。

如果在步骤1665，没有发现具有高逻辑电平的信道，则将对应于摆动寄存器的输出管脚标记为未在逻辑分析仪中发现，并且方法进行到1662，以检查是否有额外的管脚。如果在步骤1662，没有多余的管脚，则方法在步骤1664结束(返回到图16C的步骤1644)。

图16E的流程图解释了对应于图16A的步骤1610，用于对信道执行延迟均衡的方法。方法开始于步骤1670。在步骤1671，判断是否将使用自动的延迟均衡过程。该判断可由用户执行，或者基于核心的存在而自动进行，所述核心例如是能够生成测试信号的状态跟踪核心。如果在步骤1671，确定执行自动延迟均衡，则方法进行到步骤1672，并且执行图16F所述的自动延迟均衡方法。其后，方法在步骤1675结束(返回到图16A的步骤1612)。

如果在步骤1671希望执行手工的延迟均衡过程，则方法进行到步骤1673。在步骤1673，选择用于核心校准的区。在步骤1674，在逻辑分析仪上执行诸如目定位器的校准过程。其后，方法在步骤1675结束(返回到图16A的步骤1612)。

图16F的流程图解释了对应于图16E的步骤1672，用于对核心信道执行自动延迟均衡的方法。方法开始于步骤1680。在步骤1681，核心的输出被设为延迟均衡数据。下面将结合图17和18更完整地讨论这一过程；然而，这一过程通常包括切换一个或多个复用器的输出以传递适合于延迟均衡操作的测试信号的步骤。然后在步骤1682，在逻辑分析仪上执行诸如目定位器的延迟均衡过程。在步骤1683，配置输出管脚以从被测设备输出将被监控的信号。其后，方法在步骤1684结束(返回到图16E的步骤1675)。

图17的框图用于解释根据本发明实施例在状态跟踪核心中的芯片外跟踪端口的操作。芯片外跟踪端口1406通常包括区复用器1702，区复用器1702基于核心寄存器1411中的寄存器1706的状态，在由设置区复用器1704输出的信号区和信号区复用器1404之间切换。设置复用器1704基于寄存器1710的状态，在由延迟均衡数据发生器1706输出的信号区和管脚摆动寄存器1708之间切换。从而，复用器1702的输出可以是管脚摆动寄存器1708、来自延迟均衡数据发生器1706的延迟均衡数据或信号区复用器1404的输出中的一个。

在美国专利申请No.10/923,460中描述了延迟均衡数据发生器1706的操作。延迟均衡操作由寄存器1712使能，寄存器1712还使能设置复用器1704的操作。从而，通过将寄存器1712设置为低，延迟均衡数据发生器1705和设置复用器1704被禁用，从而减少核心的功率负载。类似地，寄存器1714被用来禁止输出管脚1410。

管脚摆动寄存器1708包括一系列宽度等于输出管脚数的寄存器。当管脚摆动寄存器1708输出时，设置复用器1704在一组输出管脚1410中的任意管脚上输出高逻辑信号，对于该管脚，在管脚摆动寄存器中的对应位被设置。

图18的框图用于解释根据本发明实施例在时序跟踪核心中的芯片外跟踪端口的操作。芯片外跟踪端口1506通常包括区复用器1802，区复用器1802基于核心寄存器1510中的寄存器1806，在管脚摆动寄存器1804和信号区复用器1404之间切换。寄存器1510被用来禁止输出管脚1508。管脚摆动寄存器1804包括一系列宽度等于输出管脚数的寄存器。当复用器1802被寄存器1806设为从管脚摆动寄存器1804输出时，复用器1802在输出管脚1508中的任意管脚上输出高逻辑信号，对于该管脚，在管脚摆动寄存器中的对应位被设置。

本发明按照35 U.S.C.§120要求保护2004年8月20日提交的题为“Apparatus and Method for Dynamic In-circuit Probing of FieldProgrammable Gate Arrays”美国专利申请No.10/923,460的优先权。

Claims (27)

1.一种用于设置测试仪器以执行对电路的测量的方法，所述电路具有施加到多个输出管脚上的多个信号，所述方法包括：

检索关于所述输出管脚的配置参数，所述配置参数包括所述输出管脚的识别信息；

基于所述配置参数，将所述测试仪器配置为以接口连接所述输出管脚；

在与所述测试仪器相关联的屏幕上图形地显示出与所述测试仪器相关联的一列输入线和一列输出管脚；以及

允许用户在所述图形显示上将每个输出管脚关联到每个输出管脚所连接的输入线。

2.如权利要求1所述的方法，还包括：

检索出一列信号标识符，所述信号标识符用于识别所述电路内与所述输出管脚相关的信号，其中所述信号被施加到所述输出管脚；以及

利用关联的信号标识符来识别显示在所述测试仪器上的测量。

3.一种用于设置测试仪器以执行对电路的测量的方法，所述电路具有施加到多个输出管脚上的多个信号，所述方法包括：

将所述测试仪器连接到所述电路；

将关于所述输出管脚的配置参数从所述电路传送到所述测试仪器，所述配置参数包括所述输出管脚的识别信息；

基于所述配置参数，将所述测试仪器配置为以接口连接所述输出管脚；

将信号从所述测试仪器发送到所述电路，以指示所述电路在所选择的输出管脚上输出测试信号；以及

识别在所述测试仪器内哪一个信道接收了所述测试信号，并且将所识别的信道关联到所选择的输出管脚。

4.如权利要求3所述的方法，还包括：

检索出一列信号标识符，所述信号标识符用于识别所述电路内与所述输出管脚相关的信号，其中所述信号被施加到所述输出管脚；以及

利用关联的信号标识符来识别显示在所述测试仪器上的测量。

5.如权利要求3所述的方法，其中，将所述测试仪器连接到所述电路的所述步骤包括：

将探针连接到输出管脚；以及

将所述测试仪器上的端口连接到所述电路上的端口，以便允许所述测试仪器读取和写入所述电路上的寄存器。

6.如权利要求5所述的方法，其中，将所述测试仪器上的端口连接到所述电路上的端口的所述步骤包括在所述测试仪器和所述电路之间建立基于JTAG标准的通信链路。

7.如权利要求5所述的方法，其中，将配置参数从所述电路传送到所述测试仪器的所述步骤包括读取所述电路中包含所述配置参数的寄存器。

8.如权利要求5所述的方法，其中，所述配置参数包括可用于询问的核心、所述核心使用的管脚数和所述输出管脚的输出标准的识别信息。

9.如权利要求5所述的方法，其中，将信号从所述测试仪器发送到所述电路，从而指示所述电路在所选择的输出管脚上输出测试信号的所述步骤包括：

将代表所述电路上的所述输出管脚的摆动寄存器中的一位设置为高逻辑电平；以及

设置寄存器以致使所述电路内的复用器将所述摆动寄存器的内容输出到所述输出管脚上。

10.如权利要求9所述的方法，其中，识别在所述测试仪器内哪一个信道接收了所述测试信号的所述步骤包括：

在所述测试仪器上的所述信道中识别出具有高逻辑电平的信道；

将所述摆动寄存器中的所述位设为低逻辑电平；以及

如果所识别的信道变为低逻辑电平，则将所识别的信道关联到所选择的输出管脚上。

11.一种用于配置逻辑分析仪以测试现场可编程门阵列的方法，所述方法包括：

1)将指令从所述逻辑分析仪发送到所述现场可编程门阵列，从而指导所述现场可编程门阵列在所选择的输出管脚上输出高逻辑电平；

2)扫描所述逻辑分析仪上的输入信道，以识别哪一个输入信道展现出高逻辑电平；

3)在所述逻辑分析仪内，将所识别的输入信道映射到所选择的输出管脚；

4)以不同的所选输出管脚重复步骤1到3，直到每个输出管脚都已被映射到信道。

12.如权利要求11所述的方法，还包括：

电子地检索信息，所述信息将所述现场可编程门阵列上的输出管脚关联到施加到所述输出管脚上的信号的名称；以及

在所述逻辑分析仪内，将所述输入信道映射到所述信道接收的信号的名称。

13.如权利要求12所述的方法，其中，所述现场可编程门阵列被配置为选择性地将多个信号区输出到所述输出管脚上，在所述逻辑分析仪内，将所述输入信道映射到所述信道接收的信号的名称的所述步骤还包括：

在所述逻辑分析仪内，基于所述信号所属的区，将所述输入信道映射到所述信道接收的信号的名称。

14.如权利要求11所述的方法，其中，发送指令的所述步骤包括：

将指令发送到现场可编程门阵列，从而致使复用器输出摆动寄存器的内容，所述摆动寄存器的宽度等于输出管脚数；以及

发送指令以设置所述摆动寄存器中所选择的位。

15.一种测试仪器，包括：

响应于软件的处理器；

显示器；

提供用于测试的多个信道的探针；

致使所述处理器执行以下步骤的软件：

将所述测试仪器配置为以接口连接被测设备；

从所述被测设备获得关于所述被测设备上的输出管脚的配置信息；

在所述显示器上图形地显示出所述被测设备上的一列输出管脚和一列信道；以及

允许用户在所述显示器上将每个输出管脚关联到一个信道，在所述信道上，来自所述输出管脚的信号被所述测试仪器所接收。

16.如权利要求15所述的测试仪器，还包括：

适合于以接口连接所述被测设备的串行通信信道，在所述串行通信信道上，传送所述配置信息。

17.如权利要求16所述的测试仪器，其中，所述串行通信信道包括基于JTAG标准的电缆。

18.如权利要求15所述的测试仪器，其中，所述软件还致使所述处理器执行以下步骤：

检索出一列信号标识符，所述信号标识符用于识别所述被测设备内与所述输出管脚相关的信号，其中所述信号被施加到所述输出管教上；以及

利用关联的信号标识符在所述显示器上识别测量。

19.如权利要求15所述的测试仪器，其中，所述软件还致使所述处理器执行以下步骤：

指导所述被测电路将测试信号置于指定的输出管脚上；

识别在其上接收所述测试信号的信道；以及

使所指定的输出管脚与所识别的信道相关。

20.如权利要求15所述的测试仪器，其中，所述软件还致使所述处理器执行以下步骤：

检索文件，所述文件给出了所述输出管脚和施加到所述输出管脚上的信号的名称之间的对应关系。

21.如权利要求20所述的测试仪器，其中，从所述被测设备中获取所述文件。

22.如权利要求20所述的测试仪器，其中，基于与所述被测设备相关联的EDIF文件中的信息，来获取所述文件。

23.一种测试系统，包括：

现场可编程门阵列，具有：

专用于调试的多个输出管脚；

一组控制寄存器，其中包括描述了所述多个输出管脚的数据和影响所述输出管脚的操作的数据；

用于发送和接收配置数据的第一接口，所述配置数据包括影响所述控制寄存器内容的指令；

逻辑分析仪，具有：

响应于软件的处理器；

显示器；

提供用于测试的多个信道的探针；

致使所述处理器执行以下步骤的软件：

将所述逻辑分析仪配置为以接口连接所述现场可编程门阵列；

从所述控制寄存器获得关于所述现场可编程门阵列上的输出管脚的配置信息；

在所述显示器上图形地显示出所述现场可编程门阵列上的一列输出管脚和一列信道；以及

允许用户在所述显示器上将每个输出管脚关联到一个信道，在所述信道上，来自所述输出管脚的信号被所述逻辑分析仪所接收。

24.如权利要求23所述的测试系统，其中，所述现场可编程门阵列还包括：

响应于所述控制寄存器的复用器，所述复用器在多个信号区之间切换施加到所述输出管脚上的所述信号。

25.如权利要求23所述的测试系统，其中，所述现场可编程门阵列还包括：

使输出管脚与信号名称相关的信号名称信息。

26.如权利要求25所述的测试系统，其中，所述逻辑分析仪还包括：

软件，所述软件致使所述处理器检索出所述信号名称信息，并且显示与每个被显示信道相关联的信号名称。

27.如权利要求23所述的测试系统，其中，所述现场可编程门阵列还包括适合于在所述输出管脚中的一个所选输出管脚上输出测试信号的电路，并且其中，所述逻辑分析仪还包括如下软件，所述软件致使所述处理器识别在其上接收所述测试信号的信道，并且将所选择的输出管脚与识别出的信道自动相关。

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