CN105787164A - 一种用于可编程逻辑器件的调试方法及系统 - Google Patents

Abstract

本发明提供了一种用于可编程逻辑器件的调试方法及系统，该方法包括：客户端设置增强型逻辑分析仪核的工作参数，将工作参数与待测设计编译综合生成位流文件发送至服务端；服务端将位流文件下载至可编程逻辑器件；可编程逻辑器件执行待测设计，增强型逻辑分析仪核根据工作参数采集并存储数据，发送至服务端；服务端对数据进行存储处理后，发送至客户端进行展示。通过本发明的实施，在可编程逻辑器件嵌入增强型逻辑分析仪核，通过增强型逻辑分析仪核对待测设计进行数据采样输出，在这个过程中，不需要使用外部逻辑分析仪和示波器，也不要求在电路板上规划测试点等，不占用管脚资源。

Description

一种用于可编程逻辑器件的调试方法及系统

技术领域

本发明涉及集成电路设计领域，尤其涉及一种用于可编程逻辑器件的调试方法及系统。

背景技术

在FPGA(FieldProgrammableGateArray，现场可编程门阵列)设计过程中，大半时间会花费在调试和排错上，逻辑分析仪和示波器等设备是最重要的调试工具。

在现有技术中，使用逻辑分析仪和示波器进行调试时，需要将探针和电路板上待测信号连接起来，然后再设定逻辑分析仪，抓取需要的信号进行观察分析调试。该调试方法在设计和验证超高密度FPGA时，很难连接到细间距工艺制作的电路板上，I/O引脚难以引出，甚至有可能改变信号原来的状态，难以保证信号的正确性；同时，其要求一开始就在电路板上规划测试点，加入内置测试焊盘、插座或连接器等，需要较多用于调试的FPGA管脚，既占用了资源，又不便使用；即现有调试方法不能满足FPGA技术发展伴随的调试需求。

因此，本领域技术人员亟待提供一种调试方法，以解决现有调试方法不能满足FPGA技术发展伴随的调试需求的问题。

发明内容

本发明提供了一种用于可编程逻辑器件的调试方法及系统，以解决现有调试方法不能满足FPGA技术发展伴随的调试需求的问题。

本发明提供了一种用于可编程逻辑器件的调试方法，其用于可编程逻辑器件的调试系统，调试系统包括可编程逻辑器件、服务端、客户端及嵌入可编程逻辑器件的增强型逻辑分析仪核，调试方法包括：

客户端设置增强型逻辑分析仪核的工作参数，将工作参数与待测设计编译综合生成位流文件发送至服务端；

服务端将位流文件下载至可编程逻辑器件；

可编程逻辑器件执行待测设计，增强型逻辑分析仪核根据工作参数采集并存储数据，发送至服务端；

服务端对数据进行存储处理后，发送至客户端进行展示。

进一步的，服务端将位流文件下载至可编程逻辑器件之前,还包括:判断可编程逻辑器件是否在执行其他设计,若是,则缓存位流文件,若否,则下载位流文件下载至可编程逻辑器件。

进一步的，还包括：客户端执行通过波形显示采样信号、列表展示采样点、对比显示不同总线信号、数据导入导出中的至少一个方式处理数据。

进一步的，工作参数包括采集上电初始化数据，增强型逻辑分析仪核根据工作参数采集并存储数据包括：在可编程逻辑器件上电后的第一个时钟有效沿时，增强型逻辑分析仪核开始抓取待测设计的上电初始化瞬时信号。

进一步的，调试系统包括至少两个嵌入可编程逻辑器件的增强型逻辑分析仪核，客户端生成位流文件包括：解析待测设计，根据检测需求选择一个或多个增强型逻辑分析仪核，为一个或多个增强型逻辑分析仪核分配不同标识，连接待测设计的端口、线网和引脚与指定标识对应的增强型逻辑分析仪核，连接目标时钟至指定标识对应的增强型逻辑分析仪核的时钟端口，根据工作参数中的触发条件、触发单元、采样点及存储条件进行插核，生成包括一个或多个增强型逻辑分析仪核的设计网表，将设计网表转换为位流文件。

进一步的，增强型逻辑分析仪核根据工作参数采集并存储数据包括：根据采样点选择待采样信号，在目标时钟到来时，对触发单元进行条件判断，如果满足触发条件，开始抓取数据，如果满足存储条件，将抓取的数据进行存储。

本发明提供了一种用于可编程逻辑器件的调试系统，其包括可编程逻辑器件、服务端、客户端及嵌入可编程逻辑器件的增强型逻辑分析仪核，其中：

客户端用于设置增强型逻辑分析仪核的工作参数，将工作参数与待测设计编译综合生成位流文件发送至服务端；

服务端用于将位流文件下载至可编程逻辑器件；

可编程逻辑器件用于执行待测设计，增强型逻辑分析仪核根据工作参数采集并存储数据，发送至服务端；

服务端用于对数据进行存储处理后，发送至客户端进行展示。

进一步的，服务端将位流文件下载至可编程逻辑器件之前,还用于:判断可编程逻辑器件是否在执行其他设计,若是,则缓存位流文件,若否,则下载位流文件下载至可编程逻辑器件。

进一步的，客户端还用于执行通过波形显示采样信号、列表展示采样点、对比显示不同总线信号、数据导入导出中的至少一个方式处理数据。

进一步的，工作参数包括采集上电初始化数据，增强型逻辑分析仪核用于在可编程逻辑器件上电后的第一个时钟有效沿时，增强型逻辑分析仪核开始抓取待测设计的上电初始化瞬时信号。

进一步的，调试系统包括至少两个嵌入可编程逻辑器件的增强型逻辑分析仪核，客户端用于解析待测设计，根据检测需求选择一个或多个增强型逻辑分析仪核，为一个或多个增强型逻辑分析仪核分配不同标识，连接待测设计的端口、线网和引脚与指定标识对应的增强型逻辑分析仪核，连接目标时钟至指定标识对应的增强型逻辑分析仪核的时钟端口，根据工作参数中的触发条件、触发单元、采样点及存储条件进行插核，生成包括一个或多个增强型逻辑分析仪核的设计网表，将设计网表转换为位流文件。

进一步的，增强型逻辑分析仪核用于根据采样点选择待采样信号，在目标时钟到来时，对触发单元进行条件判断，如果满足触发条件，开始抓取数据，如果满足存储条件，将抓取的数据进行存储。

本发明的有益效果：

本发明提供了一种调试方法，在可编程逻辑器件嵌入增强型逻辑分析仪核，通过增强型逻辑分析仪核对待测设计进行数据采样输出，在这个过程中，不需要如现有调试方法那样通过引脚等将外部逻辑分析仪和示波器的指针与可编程逻辑器件的电路连接，进而也就不会对可编程逻辑器件的运行造成影响，也不要求在电路板上规划测试点、测试焊盘、插座或连接器等，不占用管脚资源，解决了现有调试方法不能满足FPGA技术发展伴随的调试需求的问题。进一步的，增强型逻辑分析仪核可以配置不同的工作参数，支持多个增强型逻辑分析仪核、上电初始化抓取信号、触发条件配置更加丰富、使用简单。

附图说明

图1为本发明第一实施例提供的调试系统的结构示意图；

图2为本发明第二实施例提供的调试方法的流程图；

图3为本发明第三实施例中增强型逻辑分析仪核的结构图；

图4为本发明第三实施例中增强型逻辑分析仪核的工作原理图。

具体实施方式

现通过具体实施方式结合附图的方式对本发明做输出进一步的诠释说明。

第一实施例：

图1为本发明第一实施例提供的调试系统的结构示意图，由图1可知，在本实施例中，本发明提供的调试系统包括：可编程逻辑器件1、服务端2、客户端3及嵌入可编程逻辑器件1的增强型逻辑分析仪核DebugCore4，其中：

客户端3用于设置增强型逻辑分析仪核的工作参数，将工作参数与待测设计编译综合生成位流文件发送至服务端2；

服务端2用于将位流文件下载至可编程逻辑器件1；

可编程逻辑器件1用于执行待测设计，增强型逻辑分析仪核4根据工作参数采集并存储数据，发送至服务端2；

服务端2用于对数据进行存储处理后，发送至客户端3进行展示。

在一些实施例中，上述实施例中的服务端2将位流文件下载至可编程逻辑器件之前,还用于:判断可编程逻辑器件是否在执行其他设计,若是,则缓存位流文件,若否,则下载位流文件下载至可编程逻辑器件。

在一些实施例中，上述实施例中的客户端3还用于执行通过波形显示采样信号、列表展示采样点、对比显示不同总线信号、数据导入导出中的至少一个方式处理数据。

在一些实施例中，上述实施例中的工作参数包括采集上电初始化数据，增强型逻辑分析仪核4用于在可编程逻辑器件上电后的第一个时钟有效沿时，增强型逻辑分析仪核开始抓取待测设计的上电初始化瞬时信号。

在一些实施例中，上述实施例中的调试系统包括至少两个嵌入可编程逻辑器件的增强型逻辑分析仪核4，客户端3用于解析待测设计，根据检测需求选择一个或多个增强型逻辑分析仪核，为一个或多个增强型逻辑分析仪核分配不同标识，连接待测设计的端口、线网和引脚与指定标识对应的增强型逻辑分析仪核，连接目标时钟至指定标识对应的增强型逻辑分析仪核的时钟端口，根据工作参数中的触发条件、触发单元、采样点及存储条件进行插核，生成包括一个或多个增强型逻辑分析仪核的设计网表，将设计网表转换为位流文件。在实际应用中，多个增强型逻辑分析仪核4可以均匀的分布在可编程逻辑器件中，也可以根据实际调试需求，集中设置在部分区域。

在一些实施例中，上述实施例中的增强型逻辑分析仪核4用于根据采样点选择待采样信号，在目标时钟到来时，对触发单元进行条件判断，如果满足触发条件，开始抓取数据，如果满足存储条件，将抓取的数据进行存储。

第二实施例：

图2为本发明第二实施例提供的调试方法的流程图，由图2可知，在本实施例中，本发明提供的调试方法包括：

S201：客户端设置增强型逻辑分析仪核的工作参数，将工作参数与待测设计编译综合生成位流文件发送至服务端；

S202：服务端将位流文件下载至可编程逻辑器件；

S203：可编程逻辑器件执行待测设计，增强型逻辑分析仪核根据工作参数采集并存储数据，发送至服务端；

S204：服务端对数据进行存储处理后，发送至客户端进行展示。

在一些实施例中，上述实施例中的方法在服务端将位流文件下载至可编程逻辑器件之前,还包括:判断可编程逻辑器件是否在执行其他设计,若是,则缓存位流文件,若否,则下载位流文件下载至可编程逻辑器件。

在一些实施例中，上述实施例中的方法还包括：客户端执行通过波形显示采样信号、列表展示采样点、对比显示不同总线信号、数据导入导出中的至少一个方式处理数据。

在一些实施例中，上述实施例中的工作参数包括采集上电初始化数据，增强型逻辑分析仪核根据工作参数采集并存储数据包括：在可编程逻辑器件上电后的第一个时钟有效沿时，增强型逻辑分析仪核开始抓取待测设计的上电初始化瞬时信号。

在一些实施例中，上述实施例中的调试系统包括至少两个嵌入可编程逻辑器件的增强型逻辑分析仪核，客户端生成位流文件包括：解析待测设计，根据检测需求选择一个或多个增强型逻辑分析仪核，为一个或多个增强型逻辑分析仪核分配不同标识，连接待测设计的端口、线网和引脚与指定标识对应的增强型逻辑分析仪核，连接目标时钟至指定标识对应的增强型逻辑分析仪核的时钟端口，根据工作参数中的触发条件、触发单元、采样点及存储条件进行插核，生成包括一个或多个增强型逻辑分析仪核的设计网表，将设计网表转换为位流文件。

在一些实施例中，上述实施例中的增强型逻辑分析仪核根据工作参数采集并存储数据包括：根据采样点选择待采样信号，在目标时钟到来时，对触发单元进行条件判断，如果满足触发条件，开始抓取数据，如果满足存储条件，将抓取的数据进行存储。

现结合具体应用场景对本发明做进一步的诠释说明。

第三实施例：

本实施例提供了一种基于PLD(programmablelogicdevice，可编程逻辑器件)的增强型内嵌式逻辑分析仪，通过在FPGA设计中插入一个或多个逻辑分析仪核，用户可以轻松地访问FPGA器件内部所有信号和节点(包括端口、线网和引脚)；通过设置触发条件，对需要观察的信号进行触发、数据采集，存储，并在客户端展示观察；用以解决现有技术中对超高密度FPGA调试不方便的问题，该内嵌式增强型逻辑分析仪具备支持多个DebugCore(增强型逻辑分析仪核)同时采样数据，上电初始化时抓取信号、触发条件的配置更加丰富、使用简单等特点，并通过客户端具有强大的数据分析展现功能。

在实际使用中，嵌入式逻辑分析仪使用嵌入在FPGA设计中的一个或多个DebugCore，设计者在客户端设置触发条件，通过服务端与FPGA连接的JTAG(JointTestActionGroup，联合测试工作组)接口访问FPGA。一旦逻辑分析仪软核捕获了数据，通过JTAG接口将信息返回，然后设计者对这些数据进行观察，可以很方便地观察成百上千个信号。

如图1所示，客户端3(可以为Debugger可视化逻辑分析仪)向服务端2(可以为远程主机JTAGServer)发起请求，服务端2收到客户端3的请求后，判断FPGA1是否正在处理其他客户端的请求或者该客户端的其他请求，如果FPGA1当前没有处理任何请求，然后把请求下发到FPGA1硬件中，否则等待。FPGA硬件根据请求把对应要抓取的数据发送给服务端2，服务端2进行本地存储，并处理后，将数据打包发送给客户端3，客户端3对数据予以展示。

利用客户端3将用户设计网表和特定DebugCore完成插核，生成位流文件后，将位流文件下载到FPGA芯片中运行。FPGA将需要捕获的数据存储在RAM(randomaccessmemory随机存取存储器)中，并将存储数据按照特定格式传送到服务端。

DebugCore抓取信号需要时钟，对于不同的信号可能希望通过不同的时钟频率抓取。因此，需要支持多个DebugCore，在客户端的插核模块完成多个独立的DebugCore插入到用户设计中，并且根据插入顺序给DebugCore分配不同的ID，然后生成位流，并在FPGA中通过ID区分不同的DebugCore，从而实现多核调试的功能。

在FPGA设计中，刚上电后用户设计的数据可能存在时间很短的不稳定状态，这个状态在实际运用中影响很大，因此能够获取刚上电后用户设计在FPGA的运行数据很重要。本发明在用户设计中插入DebugCore，并且可以使能上电初始化数据的抓取和条件的设置，实现观察刚上电后用户设计在FPGA中运行数据。

具体的，本实施例提供的调试系统主要分为硬件部分和软件部分：硬件部分由待测设计(DUT)、嵌入到FPGA中的DebugCore、RAM存储单元以及JTAG接口组成；软件部分由用户设计软件和集成在其中的在线调试软件ELA(增强型逻辑分析仪)组成，ELA的工作原理为：设置ELA在线调试软件中需要监测的信号、触发逻辑、采样深度和时钟信号等各项参数；把设置好的ELA文件与用户设计编译综合后一起下载到FPGA中；运行ELA，如果满足触发条件，ELA就在时钟的上升沿对被测信号采样，并储存在RAM存储单元中；当采样完数据，即可通过JTAG接口将数据上传到PC中进行在线调试。

DebugCore设计结构框图如图3所示，核内部将各触发端口连至相应的TriggerUnit(触发单元)31，每一个Clock时钟信号到来，每个TriggerUnit31进行条件判断，再对不同TriggerUnit31的结果进行布尔组合或者顺序组合，如果满足TriggerCondition(触发条件)32，则通过DataCaptureControl(数据捕捉控制器)33开始抓取数据，如果满足StorageCondition(存储条件)34，则通过DataCaptureMemory(数据存储控制器)35进行数据存储。

DebugCore的基本工作原理，如图4所示，DebugCore的基本组成模块有DataRegister36、TriggerPort37和TriggerCondition32。DataRegister36是用户选择用于观察的若干信号通道的组合，至多有4096个信号。TriggerPort37为一组相似功能的输入信号的组合，它包含若干个用于设置触发条件的TriggerUnit31，根据用户需要而定。TriggerUnit31从同一个TriggerPort37中选择若干条信号，组合成触发单元，用于设置某个特定的触发条件。而TriggerCondition32又是一个或多个TriggerUnit组成的布尔表达式或者序列，用来指导DebugCore数据的捕捉。

在调试时，用户需要对TriggerUnit31进行配置，TriggerUnit31的配置就是设置触发条件。TriggerPort36的通道Channels会将其连接的节点上的数据实时的输入到该TriggerPort36中的每一个TriggerUnit31中，检查该组节点的值是否满足TriggerUnit31中设置的触发条件；通过与、或、非的逻辑关系或者顺序触发的逻辑关系，可将多个TriggerUnit31组合成一个TriggerCondition32，只有当TriggerCondition32设置的触发条件被满足时，才会触发数据捕获，数据捕获动作会将DataRegister36的Channels所连接的节点上的数据读取到DataRegister36中，然后通过软件绘制成波形展示给用户。

本实施例所涉及的插核步骤包括：用户在插核显示模块选择设计网表文件user.vm，通过解析user.vm，将端口(Port)、线网(Net)和引脚(Pin)展示出来。用户可以选择待观察的Port、Net和Pin，并在显示模块上配置参数(触发条件、触发单元、采样点、存储条件等)来实例化指定的DebugCore，并生成core.v，使用SynplifyPro综合core.v生成中间文件core.vm。最后使用user.vm作为顶层module，调用core.vm生成一个user_ic.vm，完成插核功能。

本实施例提供的调试方法具备以下优点：

A、支持多ELA核的功能，即通过插核模块，同时插入多个DebugCore，该功能包括：

第一，在Debugger客户端通过插核模块将用户design解析，并根据需要生成多个DebugCore，这些DebugCore彼此独立，由应用程序分配不同ID，从整数1开始，逐渐递增，最大支持16。

第二，连接用户design中的net到指定的DebugCore，并连接目标时钟到DebugCore的时钟端口，接着配置参数(触发条件、触发单元、采样点、存储条件等)来进行插核，最后生成包含多核的设计网表。

第三，将设计网表生成位流文件，然后下载到FPGA中。在FPGA的控制系统，通过Hub(一种桥路)与多个DebugCore相连，通过DebugCore的ID，实现对指定的DebugCore的操作。

第四，DebugCore按照设定的触发条件抓取信号，存储在RAM中，并发送给服务端，服务端通过TCPSocket将信号发送到客户端上显示。

B、上电初始化数据采样，即FPGA上电后第一次满足初始触发条件时抓取的数据，该功能包括：

第一，插核时可配置使能抓取上电初始化数据，并将用户的触发条件配置到插核后的网表中。

第二，使用插核后网表生成位流，下载到FPGA中，上电后当一个时钟有效沿到来，用户设计开始运行，同时DebugCore开始抓取用户设计中的信号，当用户配置的触发条件满足时，FPGA开始按照采样深度抓取数据，存到RAM中。

第三，用户可以通过界面上的获取上电初始化功能，将采集数据传输到PC端显示观测，了解上电初始化瞬间信号的形态和稳定性。

C、配置触发条件，提供的可配置触发条件更加丰富，触发条件是一个或多个触发单元组成的布尔表达式或者顺序触发序列，用来指导调试核数据的捕捉。触发条件可以是多个触发单元的与或非逻辑组合，顺序触发序列是按照配置的顺序所有条件依次满足后，才使能触发。如图4所示，每个Triggerport可以配置多个TriggerUnit，在TriggerUnit中可以抓取设置TriggerPort中对应的每个Channel的值(0，1，任意值，上升沿，下降沿)，每个TriggerPort可以配置16个TriggerUnit。一个或多个TriggerUnit组成的布尔表达式或者序列，这样组成一个TriggerCondition，用来指导DebugCore数据的捕捉。一个或多个TriggerUnit组成的布尔表达式或者序列，这样组成一个StorageCondition，用来指导DebugCore数据的存储。

D、客户端的数据显示和保存，与现有示波器的数据展示方式相比，界面功能更加强大，可以直观地显示通道和总线信号；提供了一个图形化的接口用以配置DebugCore，它可以实时地配置DebugCore而无需重编译设计，使用简单方便。包括：波形显示，为波形信号显示界面，可以对信号进行伸缩、拖拽及任意组合，直观明了；列表数据显示，并且可以通过列表将采样点展示在界面上，以数据值形式展现单个Channel和总线信号；总线数据显示，可以直观地将不同总线进行对比，观察总线信号随时间的变化，点、线不同形式任意组合，以不同的视图呈现出来；数据导入导出功能，用户可将修改过的信息如信号名称、总线组成等信息保存下来，以便下次导入使用。

综上可知，通过本发明的实施，至少存在以下有益效果：

本发明提供了一种调试方法，在可编程逻辑器件嵌入增强型逻辑分析仪核，通过增强型逻辑分析仪核对待测设计进行数据采样输出，在这个过程中，不需要如现有调试方法那样通过引脚等将外部逻辑分析仪和示波器的指针与可编程逻辑器件的电路连接，进而也就不会对可编程逻辑器件的运行造成影响，也不要求在电路板上规划测试点、测试焊盘、插座或连接器等，不占用管脚资源，解决了现有调试方法不能满足FPGA技术发展伴随的调试需求的问题。

进一步的，增强型逻辑分析仪核可以配置不同的工作参数，支持多个增强型逻辑分析仪核、上电初始化抓取信号、触发条件配置更加丰富、使用简单。

以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。

Claims (12)

1.一种用于可编程逻辑器件的调试方法，其特征在于，用于可编程逻辑器件的调试系统，所述调试系统包括可编程逻辑器件、服务端、客户端及嵌入所述可编程逻辑器件的增强型逻辑分析仪核，所述调试方法包括：

所述客户端设置所述增强型逻辑分析仪核的工作参数，将所述工作参数与待测设计编译综合生成位流文件发送至所述服务端；

所述服务端将所述位流文件下载至所述可编程逻辑器件；

所述可编程逻辑器件执行所述待测设计，所述增强型逻辑分析仪核根据所述工作参数采集并存储数据，发送至所述服务端；

所述服务端对所述数据进行存储处理后，发送至所述客户端进行展示。

2.如权利要求1所述的调试方法，其特征在于，所述服务端将所述位流文件下载至所述可编程逻辑器件之前,还包括:判断所述可编程逻辑器件是否在执行其他设计,若是,则缓存所述位流文件,若否,则下载所述位流文件下载至所述可编程逻辑器件。

3.如权利要求1所述的调试方法，其特征在于，还包括：所述客户端执行通过波形显示采样信号、列表展示采样点、对比显示不同总线信号、数据导入导出中的至少一个方式处理数据。

4.如权利要求1所述的调试方法，其特征在于，所述工作参数包括采集上电初始化数据，所述增强型逻辑分析仪核根据所述工作参数采集并存储数据包括：在所述可编程逻辑器件上电后的第一个时钟有效沿时，所述增强型逻辑分析仪核开始抓取所述待测设计的上电初始化瞬时信号。

5.如权利要求1至4任一项所述的调试方法，其特征在于，所述调试系统包括至少两个嵌入所述可编程逻辑器件的增强型逻辑分析仪核，所述客户端生成位流文件包括：解析待测设计，根据检测需求选择一个或多个增强型逻辑分析仪核，为所述一个或多个增强型逻辑分析仪核分配不同标识，连接待测设计的端口、线网和引脚与指定标识对应的增强型逻辑分析仪核，连接目标时钟至指定标识对应的增强型逻辑分析仪核的时钟端口，根据所述工作参数中的触发条件、触发单元、采样点及存储条件进行插核，生成包括一个或多个增强型逻辑分析仪核的设计网表，将所述设计网表转换为所述位流文件。

6.如权利要求5所述的调试方法，其特征在于，所述增强型逻辑分析仪核根据所述工作参数采集并存储数据包括：根据所述采样点选择待采样信号，在所述目标时钟到来时，对所述触发单元进行条件判断，如果满足所述触发条件，开始抓取数据，如果满足所述存储条件，将抓取的数据进行存储。

7.一种用于可编程逻辑器件的调试系统，其特征在于，包括可编程逻辑器件、服务端、客户端及嵌入所述可编程逻辑器件的增强型逻辑分析仪核，其中：

所述客户端用于设置所述增强型逻辑分析仪核的工作参数，将所述工作参数与待测设计编译综合生成位流文件发送至所述服务端；

所述服务端用于将所述位流文件下载至所述可编程逻辑器件；

所述可编程逻辑器件用于执行所述待测设计，所述增强型逻辑分析仪核根据所述工作参数采集并存储数据，发送至所述服务端；

所述服务端用于对所述数据进行存储处理后，发送至所述客户端进行展示。

8.如权利要求7所述的调试系统，其特征在于，所述服务端将所述位流文件下载至所述可编程逻辑器件之前,还用于:判断所述可编程逻辑器件是否在执行其他设计,若是,则缓存所述位流文件,若否,则下载所述位流文件下载至所述可编程逻辑器件。

9.如权利要求7所述的调试系统，其特征在于，所述客户端还用于执行通过波形显示采样信号、列表展示采样点、对比显示不同总线信号、数据导入导出中的至少一个方式处理数据。

10.如权利要求7所述的调试系统，其特征在于，所述工作参数包括采集上电初始化数据，所述增强型逻辑分析仪核用于在所述可编程逻辑器件上电后的第一个时钟有效沿时，所述增强型逻辑分析仪核开始抓取所述待测设计的上电初始化瞬时信号。

11.如权利要求7至10任一项所述的调试系统，其特征在于，所述调试系统包括至少两个嵌入所述可编程逻辑器件的增强型逻辑分析仪核，所述客户端用于解析待测设计，根据检测需求选择一个或多个增强型逻辑分析仪核，为所述一个或多个增强型逻辑分析仪核分配不同标识，连接待测设计的端口、线网和引脚与指定标识对应的增强型逻辑分析仪核，连接目标时钟至指定标识对应的增强型逻辑分析仪核的时钟端口，根据所述工作参数中的触发条件、触发单元、采样点及存储条件进行插核，生成包括一个或多个增强型逻辑分析仪核的设计网表，将所述设计网表转换为所述位流文件。

12.如权利要求11所述的调试系统，其特征在于，所述增强型逻辑分析仪核用于根据所述采样点选择待采样信号，在所述目标时钟到来时，对所述触发单元进行条件判断，如果满足所述触发条件，开始抓取数据，如果满足所述存储条件，将抓取的数据进行存储。