CN1735081A - 线驱动器输出信号波形的控制方法及电路 - Google Patents
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Abstract
本发明公开了一种线驱动器输出信号波形的控制方法，以解决现有技术中存在线驱动器电路输出信号波形的脉冲宽度小于输入信号波形的脉冲宽度的问题；所述方法为：在脉冲成形电路向线驱动器提供一定时间的非零值的输入信号后切换为提供零值的输入信号，并使该零值的输入信号保持预定时长；所述控制信号在该预定时长内控制所述一驱动部分继续处于工作状态，使线驱动器输出的脉冲信号在输出驱动能力的限制下以与上升沿相似的斜率逐渐归零；以及在所述预定时长后由脉冲成形电路恢复非零信号并由所述控制信号使所述一驱动部分切换到非工作状态。本发明还同时公开了一种脉冲成形电路。
Description
技术领域
本发明涉及传输信号的驱动技术，尤其涉及线驱动器输出信号波形的控制方法及电路。
背景技术
在现代通信系统中，数据信号通常需要经过传输线进行长距离传送，在数据信号发送到线路上之前需要经过线驱动器(Line Driver)电路。线驱动器电路的主要作用是为信号提供足够的驱动能力，和提供输出波形极性反转功能。为了使发送到线路上的信号能够符合通信协议规定的波形模板，还需要脉冲成形(Wave-Shaping)电路来产生适当的信号波形。图1给出了脉冲成形和线驱动器电路的基本框图，脉冲成形电路的输出信号作为线驱动器的输入，经过增强驱动和极性反转后发送到线路上。
图2为一种推挽式线驱动器电路结构，其基本工作原理如下：
线驱动器的输入电压信号Vin由电流信号IDAC在电阻Rs上产生。
当数字控制信号CLAMPP为高电平、CLAMPN为低电平时，PMOS管MPA关断、MPB导通，NMOS管MN2B导通使MN1B关断，第二驱动部分(放大器结构)不工作，MN2A关断使第一驱动部分(放大器结构)正常工作，此时负载上的电流流向是从T2到R2；开关S2导通、S1关断，使输入电压Vin进入同相放大器结构。
输出端R2的电平为：VR2＝VBUS(1+R2/R1)-V1R2/R1；
将Vin＝V1-VBUS代入上式可得：VR2＝-(1+R2/R1)Vin+V1；
设MPB管上的压降为V1B，则有：VT2＝V1B；
这样，负载两端压降为：VT2R2＝(1+R2/R1)Vin+V1B-V1。
由此可以看出，当MPS和MPB管中的电流密度相同时，它们的压降也会基本相同，V1B-V1接近为零，这样负载两端压降就将与输入电压信号Vin成为比例关系。
当数字控制信号CLAMPP为低电平、CLAMPN为高电平时，驱动器结构的两个驱动部分工作状态刚好相反，在负载上将得到极性相反的压降。
如果要采用这种线驱动器结构去实现图3给出的信号波形模板，则可以根据图4产生相应的输入信号IDAC(脉冲成形电路的输出信号)以及控制信号CLAMPP/N等的波形和时序。
上述类型的线驱动器的缺点是输出信号波形的脉冲宽度会小于脉冲成形电路的输出波形，造成实际情况与设计值的偏差，可能会带来不希望的后果。如在波形需要满足模板要求的情况下，脉冲宽度的减小可能造成波形无法完全进入模板。导致这种缺点的原因如下：
参考图2、图4，当控制信号CLAMPP由低电平变为高电平、CLAMPN为低电平时，线驱动器左半部分电路开始工作，但是由于电路的驱动能力有限，输出信号并不能具有像输入信号一样陡峭的上升沿，而是只能以有限的斜率上升；而当控制信号CLAMPP由高电平变为低电平时，原处于工作状态的左半部分电路被关断，输出信号瞬间归零，从而产生了一个十分陡峭的下降沿。
这样的不对称上升/下降沿就造成了输出信号波形脉冲宽度相对于脉冲成形电路输出信号的减小。
上述线驱动器的另一个缺点是：线驱动器在两部分电路工作状态发生转换的瞬间有可能存在一个较大的电流脉冲。当控制信号CLAMPP/N均为低电平且存在IDAC不为零时，从电源到地之间存在直接电流通路从而导致大电流。这种情况在图4中的t2时刻最容易发生，因此对控制信号CLAMPP/N跳变时的时序有严格的要求，但是实际电路中信号延时的不确定性仍有可能导致该情况发生。
发明内容
本发明提供一种线驱动器输出信号波形的控制方法及装置，以解决现有技术中存在线驱动器电路输出信号波形的脉冲宽度小于输入信号波形的脉冲宽度的问题。
为解决上述问题，本发明提供以下技术方案：
一种线驱动器输出信号波形的控制方法，由脉冲成形电路向该线驱动器提供输入信号和控制线驱动器的驱动部分的控制信号，所述脉冲成形电路向线驱动器提供非零值输入信号并通过所述控制信号控制一驱动部分进入工作状态而使线驱动器输出预定波形的正向脉冲；该方法为：
在脉冲成形电路向线驱动器提供一定时间的非零值的输入信号后切换为提供零值的输入信号，并使该零值的输入信号保持预定时长；所述控制信号在该预定时长内控制所述一驱动部分继续处于工作状态，使线驱动器输出的脉冲信号在输出驱动能力的限制下以与上升沿相似的斜率逐渐归零；以及在所述预定时长后由脉冲成形电路恢复非零信号并由所述控制信号使所述一驱动部分切换到非工作状态。
所述预定时长小于线驱动器本身输出信号的上升沿或下降沿的时长。
一种脉冲成形电路，用于向线驱动器提供输入信号和控制信号；该电路包括：
延时锁定环，用于根据输入时钟信号产生多个时钟脉冲；
寄存器选通单元，与延时锁定环连接，用于在延时锁定环输出的时钟脉冲控制下选择相应输入寄存器的值输出；
电流舵，与所述选择寄存器连接，用于按寄存器输出的值产生电流信号；
驱动控制逻辑单元，与延时锁定环连接，用于根据延时锁定环输出的时钟脉冲产生所述控制信号。
由于本发明在线驱动器的非零值的输入信号中增加了一个时段的零值输入信号，使线驱动器输出的脉冲信号在输出驱动能力的限制下以与上升沿相似的斜率逐渐归零，因而能够最大限度消除现有技术中线驱动器输出信号波形脉冲宽度相对于脉冲成形电路输出信号的减小的问题；因为线驱动器工作状态发生转换的时刻输入信号为零，所以同时也解决了线驱动器发生瞬间大电流的问题。
附图说明
图1为脉冲成形电路和线驱动器连接的框图；
图2为线驱动器的电路原理图；
图3为一种通信协议定义的信号波形模板示意图；
图4为符合图3所示波形模板的线驱动器的信号时序关系图；
图5为本发明根据符合图3所示波形模板的线驱动器的信号时序关系图；
图6为脉冲成形电路的结构框图；
图7为延时锁定环的结构框图；
图8为延时线电路的原理示意图；
图9为延时锁定环的工作时各关键位置的信号波形示意图；
图10为寄存器选通单元的电路原理图；
图11为驱动控制逻辑单元的原理图；
图12为时钟脉冲信号与电流和控制信号的对应关系图。
具体实施方式
线驱动器输出信号的上升与下降沿不对称问题是推挽式结构线驱动器所固有的，是由它本身的开关式的工作方式引起的。本发明在不改变线驱动器的电路结构及其工作方式的条件下，通过改变脉冲成形电路的输出信号IDAC来解决上升沿和下降沿不对称的问题。
对脉冲成形电路输出信号IDAC做如图5所示的改变，在t2到t2’时刻增加一个零值时段，而控制信号CLAMPP/N的跳变时刻从t2延后至t2’。这样在t2时刻线驱动器的第一驱动部分并未关断，而是仍处于工作状态，只不过输出零值信号。由于电路工作状态没有发生变化，其输出信号不会瞬间归零，而是在输出驱动能力限制下，以与上升沿相似的斜率逐渐变为零值。由于上升/下降沿的斜率相似，输出信号波形的脉冲宽度也与脉冲成形电路输出波形接近。
t2到t2’之间的这样一个零值时段的另一个作用就是消除可能出现的瞬间大电流。由于瞬间大电流发生在驱动电路工作状态发生转换的时刻t2’，而在本发明中t2’时刻IDAC为零，因此在理论上应该不会出现瞬间大电流。这样也可以降低对控制信号CLAMPP/N跳变时相互间时序的要求。
零值时段的长短应该以接近并略小于驱动电路本身的输出上升或下降的时间为宜，这样能在较好的保证输出信号波形脉冲宽度符合脉冲成形电路设计值的基础上不影响分段波形的连续性。
图6给出了一个可以产生图5所示IDAC和CLAMPP/N信号的结构，包括：延时锁定环，与延时锁定环连接寄存器选通单元和驱动控制逻辑单元，以及与所述选择寄存器连接的电流舵。
延时锁定环(Delay Lock Loop，DLL)根据输入时钟CLK产生一系列相对位置固定的时钟脉冲CP0～CP4，用于确定IDAC波形的各个拐点位置，并通过驱动控制逻辑单元(Driver Control Logic)产生相应的驱动控制信号CLAMPP/N；寄存器选通电路Reg Mux根据CP0～CP4在不同的时间段选择相应的输入寄存器内容作为输出，再经过电流舵(Current Steering)结构DAC产生所需的电流信号IDAC。
图7是DLL的基本电路结构。延时线(Delay Line)电路由若干串联的延时单元DU(Delay Unit)构成，延时单元的功能是产生一定的延时，各延时单元之间逐级触发。工作时，输入时钟CLK的上升沿触发延时线电路产生逐级的延时，用鉴频鉴相器PFD(Phase Frequency Detector)对时钟CLK的上升沿和最后一级延时结束的时刻(是一个下降沿)进行比较，再通过电荷泵CP(ChargePump)和低通滤波器LPF(Low Pass Filter)电路产生电压控制信号Vctrl去控制延时线电路的延时。当环路锁定工作时，各延时单元的延时总和与一个时钟周期相同，只要合理设定各延时单元延时的比例即可获得所需的IDAC信号波形。
图8给出了延时线电路的具体结构，包括多个延时单元DU和与各延时单元连接并起上升沿检测作用的上升沿检测单元(One Shoot，OS单元)。
DU电路结构主要包括了延时元件电容C，起电流源作用的PMOS管MP0，起开关作用的PMOS管MP1、MP2和NMOS管MN0，还有一个由两个或非门NOR组成的RS触发器。DU电路初始状态下开关管MN0、MP2导通，MP1关断，电容C上电压为零，工作时由一个窄脉冲信号在Trig端触发，造成RS触发器状态翻转，开关管MN0、MP2断开，MP1导通，MP0产生的电流开始给电容C充电，当电容C上的电压超过反相器的翻转电平时，RS触发器再次被触发翻转使得MN0、MP2导通，MP1断开，这样充电电流被旁路，电容C开始通过开关管MN0放电，电压迅速回落至零，DU电路又回复到初始状态，而在Trignext端会产生一个窄脉冲信号作为下一级DU电路的触发信号，而CK端的输出则是RS触发器的状态，是一个与DU延时相等的时钟脉冲信号。所有DU电路除了电容C外完全相同，因此相互之间延时的比例关系与电容的比例关系相同，通过改变电容的比例就可以任意控制各段延时的长短。
上升检测单元(OS单元)包括“与”门，串联连接的延时器件和反向器，“与”门一输入端通过反向器和延时器件与另一输入端连接。
OS单元可以检测信号的上升沿，并同时产生一个窄脉冲信号，脉冲宽度由delay决定。使用OS单元的原因是，只需要保留各CK时钟的跳变沿信息，而且利用这些窄脉冲信号可以通过单一D触发器就方便的恢复原有CK时钟信号和产生新的组合时钟信号。
DLL电路锁定工作时的各关键位置信号波形如图9所示(忽略各逻辑门电路的延时)。
图10是寄存器选通单元Reg Mux的基本结构，由多组D触发器构成。基本工作原理是，每一个CP时钟脉冲信号通过一组D触发器选择相应的输入寄存器内容作为输出，同时把前一个CP信号选择的内容清零(reset)，而所需增加的零值时段通过分离CP信号的选择和清零功能来实现，即先利用CP2清零前一次的选择内容，Reg Mux电路的输出通过电流舵结构DAC电路转换成为所需的电流信号IDAC(电流舵结构DAC是现有的电路结构)。
驱动控制逻辑电路中最基本的原理电路如图11所示，利用单一D触发器产生所需的CLAMPP/N控制信号，工作原理与Reg Mux类似。这里只是单个数据周期内的原理。
采用上述的脉冲成形电路，就可以得到整个的时钟脉冲信号与所需的电流和控制信号的对应关系，如图12所示。
本发明在推挽式线驱动器的驱动部分工作状态转换之前，通过在输入的非零值信号中增加一个零值时段，使得输出信号波形上升/下降沿近似对称、输出波形脉冲宽度与输入波形相比没有明显减小，同时还有利于消除线驱动器产生瞬间大电流。
Claims (9)
1、一种线驱动器输出信号波形的控制方法，由脉冲成形电路向该线驱动器提供输入信号和控制线驱动器的驱动部分的控制信号，所述脉冲成形电路向线驱动器提供非零值输入信号并通过所述控制信号控制一驱动部分进入工作状态而使线驱动器输出预定波形的正向脉冲；其特征在于该方法为：
在脉冲成形电路向线驱动器提供一定时间的非零值的输入信号后切换为提供零值的输入信号，并使该零值的输入信号保持预定时长；所述控制信号在该预定时长内控制所述一驱动部分继续处于工作状态，使线驱动器输出的脉冲信号在输出驱动能力的限制下以与上升沿相似的斜率逐渐归零；以及在所述预定时长后由脉冲成形电路恢复非零信号并由所述控制信号使所述一驱动部分切换到非工作状态。
2、如权利要求1所述的方法，其特征在于，所述预定时长小于线驱动器本身输出信号的上升沿或下降沿的时长。
3、一种脉冲成形电路，用于向线驱动器提供输入信号和控制信号；其特征在于包括：
延时锁定环，用于根据输入时钟信号产生多个时钟脉冲；
寄存器选通单元，与延时锁定环连接，用于在延时锁定环输出的时钟脉冲控制下选择相应输入寄存器的值输出；
电流舵，与所述选择寄存器连接，用于按寄存器输出的值产生电流信号；
驱动控制逻辑单元，与延时锁定环连接，用于根据延时锁定环输出的时钟脉冲产生所述控制信号。
4、如权利要求3所述的脉冲成形电路，其特征在于，所述延时锁定环包括：鉴频鉴相器、上升沿检测单元、电荷泵-低通滤波器和延时线电路；
所述延时线电路用于产生多个时钟脉冲；
所述鉴频鉴相器接收输入时钟信号和延时线电路输出的延时时钟信号，用于对输入时钟的上升沿和延时线电路最后一级延时结束的时刻进行比较；
所述电荷泵-低通滤波器与鉴频鉴相器和延时线电路连接，根据鉴频鉴相器的输出信号产生用于控制延时线电路的延时控制信号；
所述上升沿检测单元与延时线电路连接，用于检测输入时钟信号的上升沿以触发所述延时线电路输出时钟脉冲。
5、如权利要求4所述的脉冲成形电路，其特征在于，所述延时线电路包括多个串联的延时单元，以及分别与各延时单元连接的上升沿检测单元；延时单元向上升沿检测单元输出延时时钟信号，上升沿检测单元检测到该延时时钟信号的上升沿时输出一定宽度的时钟脉冲，并且延时单元之间逐级触发，其中第一级延时单元由与延时线电路连接的上升沿检测单元的输出信号触发。
6、如权利要求5所述的脉冲成形电路，其特征在于，所述延时单元包括：电容、电源开关、充电开关、放电开关和触发器；
所述电源开关在延时控制信号的控制下向所述电容提供电流源；
所述充电开关串接在电源开关与电容之间，用于控制电容充电；
所述放电开关与电容并联，用于旁路所述电流源和向电容提供放电回路；
所述触发器与充电开关和放电开关连接，用于控制所述电容充、放电，并输出延时时钟信号和触发信号。
7、如权利要求4或5所述的脉冲成形电路，其特征在于，所述上升检测单元包括“与”门，串联的延时器件和反向器，所述“与”门一输入端通过反向器和延时器件与另一输入端连接。
8、如权利要求3所述的脉冲成形电路，其特征在于，所述寄存器选通单元包括多组D触发器，延时锁定环输出的多个时钟脉冲中的每一个时钟脉冲信号控制一组D触发器选择相应的输入寄存器的值输出，并把前一个时钟脉冲信号选择的值清零。
9、如权利要求3所述的脉冲成形电路，其特征在于，驱动控制逻辑单元包括D触发器，由该D触发器产生所需的控制信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200410059155 CN1735081B (zh) | 2004-08-11 | 2004-08-11 | 线驱动器输出信号波形的控制方法及电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200410059155 CN1735081B (zh) | 2004-08-11 | 2004-08-11 | 线驱动器输出信号波形的控制方法及电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1735081A true CN1735081A (zh) | 2006-02-15 |
| CN1735081B CN1735081B (zh) | 2010-10-06 |
Family
ID=36077280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200410059155 Expired - Fee Related CN1735081B (zh) | 2004-08-11 | 2004-08-11 | 线驱动器输出信号波形的控制方法及电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1735081B (zh) |
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|---|---|
| CN1735081B (zh) | 2010-10-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101006 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |