CN1728390A - 单一晶体管动态随机存取记忆体记忆胞及其制造方法 - Google Patents

单一晶体管动态随机存取记忆体记忆胞及其制造方法 Download PDF

Info

Publication number
CN1728390A
CN1728390A CNA2005100888733A CN200510088873A CN1728390A CN 1728390 A CN1728390 A CN 1728390A CN A2005100888733 A CNA2005100888733 A CN A2005100888733A CN 200510088873 A CN200510088873 A CN 200510088873A CN 1728390 A CN1728390 A CN 1728390A
Authority
CN
China
Prior art keywords
translation
random access
storage capacitor
access memory
dynamic random
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100888733A
Other languages
English (en)
Other versions
CN100397649C (zh
Inventor
黄智睦
金明铸
张沄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1728390A publication Critical patent/CN1728390A/zh
Application granted granted Critical
Publication of CN100397649C publication Critical patent/CN100397649C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明是有关于一种单一晶体管平面动态随机存取记忆体记忆胞及其制造方法，其具有增进的电荷保存时间与减少的漏电流。此方法至少包括提供一半导体基材，再于半导体基材上形成一闸极介电层。于闸极介电层上形成一平移晶体管结构，此平移晶体管结构相邻于一储存电容结构。于相邻于平移晶体管结构的各一侧形成复数个侧壁间隙壁介电层部分，以包括覆盖平移晶体管结构与储存电容结构间的一空间。形成一部分光阻罩幕覆盖平移晶体管结构，并暴露储存电容结构。进行一p型离子植入与趋入制程，以在储存电容结构下方的半导体基材中形成一p型掺杂通道区。具有减少的寄生漏电流、增进的电荷保存时间以及在操作电压上增进的效能。

Description

单一晶体管动态随机存取记忆体记忆胞及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是有关于单一晶体管动态随机存取记忆体(1T DRAM)记忆胞及其制造方法，其中单一晶体管动态随机存取记忆体具有减少的接面漏电流、次启始漏电流以及串联电阻，以增进包括电荷保存时间(Charge Retention Time)的效能。
背景技术
动态随机存取记忆体(DRAM)可以使每单位表面积上储存的位元数达到最大值。特别是，单一晶体管动态随机存取记忆体记忆胞包括一连接到字元线(Word Line)的单一金属氧化物半导体(MOS)晶体管，亦称为平移晶体管(Pass Transistor)或存取晶体管(Access Transistor)，而字元线是用来切换平移晶体管的开或关，藉以连结或分离位元线(Bit Line)至储存电容(Storage Capacitor)。当储存电容充电至一预设电压时，记忆胞储存一“1”状态。当储存电容充电至一较低的预设电压时，通常为接地，记忆胞储存一“0”状态。
在记忆胞中储存为例如“1”状态的电压，会随着时间，经由不同的漏损过程，衰退至较低的例如为“0”状态电压(例如接地电压)。与静态随机存取记忆体充电过程不同的是，维持动态随机存取记忆体中资讯的唯一方法是经由一“更新”操作，周期性地读取与重写数据。在缩小动态随机存取记忆体记忆胞尺寸时，避免电流漏损与维持记忆胞中电荷保存是极为重要的。
许多漏损过程会影响动态随机存取记忆体记忆胞中储存的电荷，包括接面漏电流、平移晶体管临界漏电流、经过储存电容介电层的漏电流、以及其他寄生漏电流路径。尤其是，现有习知的单一晶体管动态随机存取记忆体记忆胞，包括平面储存电容，在需要的记忆胞密度下，电荷保存时间无法满足未来的应用。
因此，在动态随机存取记忆体领域中，一直需要去发展一种单一晶体管动态随机存取记忆体元件，具有减少的寄生漏电流、增进的电荷保存时间以及在操作电压上增进的效能。
由此可见，上述现有的动态随机存取记忆体在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决态随机存取记忆体存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的动态随机存取记忆体，便成了当前业界极需改进的目标。
有鉴于上述现有的动态随机存取记忆体存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的单一晶体管动态随机存取记忆体记忆胞及其制造方法，能够改进一般现有的动态随机存取记忆体，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的动态随机存取记忆体存在的缺陷，而提供一种新型结构的单一晶体管动态随机存取记忆体记忆胞及其制造方法，所要解决的技术问题是使其提供一种单一晶体管动态随机存取记忆体元件，具有减少的寄生漏电流、增进的电荷保存时间以及在操作电压上增进的效能，克服现有习知的其他缺点与缺陷。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种单一晶体管平面动态随机存取记忆体(DRAM)元件，至少包括：一半导体基材；一闸极介电层位于该半导体基材上；一平移晶体管结构与相邻的一储存电容结构位于该闸极介电层上；复数个侧壁间隙壁介电层部分相邻于该平移晶体管结构的各一侧，以包括覆盖该平移晶体管结构与该储存电容结构间的一空间；以及一p型掺杂通道区于该半导体基材中，且该p型掺杂通道区位于该储存电容结构的下方。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，更至少包括复数个自行对准硅化物区位于一位元线平台区上，其中该位元线平台区相邻于该平移晶体管结构与该储存电容结构。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的平移晶体管结构与该储存电容结构至少包括一记忆胞，形成于一p型掺杂硅基材的一n型井掺杂区上。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，更包括复数个第二p型掺杂区相邻于该平移晶体管结构的各一侧，该些第二p型掺杂区至少包括一掺杂浓度相对较高的位元线平台区与一掺杂浓度相对较低的区域，该位元线平台区与该区域位于该平移晶体管结构与该储存电容结构间的一空间的下方。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的p型掺杂通道区至少包括硼，该p型掺杂通道区具有一约100埃至约800埃的深度。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的p型掺杂通道区横向延伸至一区域，该区域位于该平移晶体管结构与该储存电容结构间的空间的下方。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的平移晶体管结构与该储存电容结构至少包括一记忆胞，形成于一p型掺杂硅基材的一n型井掺杂区上。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的p型掺杂通道区为经由p型离子植入所形成，该p型离子植入至少包括硼，且以大于约10KeV的植入能量进行。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种形成一单一晶体管平面动态随机存取记忆体元件的方法，其中该单一晶体管平面动态随机存取记忆体元件具有增进的电荷保存时间，其中所述的方法至少包括：提供一半导体基材；于该半导体基材上形成一闸极介电层；于该闸极介电层上形成一平移晶体管结构，该平移晶体管结构相邻于一储存电容结构；于相邻于该平移晶体管结构的各一侧形成复数个侧壁间隙壁介电层部分，以包括覆盖该平移晶体管结构与该储存电容结构间的一空间；形成一部分光阻罩幕覆盖该平移晶体管结构，并暴露该储存电容结构；以及进行一p型离子植入与趋入制程，以在该储存电容结构下方的半导体基材中形成一p型掺杂通道区。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，更至少包括于一位元线平台区上形成复数个自行对准硅化物区的步骤，其中该位元线平台区相邻于该平移晶体管结构与该储存电容结构。
前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的p型离子植入至少包括硼，进行该p型离子植入的步骤以大于约10KeV的植入能量进行。
借由上述技术方案，本发明单一晶体管动态随机存取记忆体记忆胞及其制造方法至少具有下列优点：
本发明的单一晶体管动态随机存取记忆体记忆胞具有减少的寄生漏电流、增进的电荷保存时间以及在操作电压上增进的效能，克服现有习知的其他缺点与缺陷。
综上所述，本发明特殊的单一晶体管动态随机存取记忆体记忆胞及其制造方法，其具有上述诸多的优点及实用价值，并在同类产品及方法制造方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的动态随机存取记忆体记忆胞具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容子以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A至图1F绘示根据本发明一实施例，部分单一晶体管动态随机存取记忆体元件的横剖面图。
图2绘示包括本发明许多实施例的制程流程图。
12：半导体基材                  12A：p型掺杂区
12B：n型井掺杂区                14：浅沟渠隔离结构
18：闸极介电层                  20：多晶硅层
22A：闸极电极                   22B：储存电容电极
24A：p型掺杂区                  24B：p型掺杂区
25：箭头                        26A：侧壁间隙壁
26B：部分侧壁间隙壁层           28：部份光阻层
30：p型掺杂通道区               34：介电层
32A：部分自行对准硅化物         36：位元线
32B：部分自行对准硅化物         201：步骤
32C：部分自行对准硅化物         203：步骤
205：步骤                       207：步骤
209：步骤                       211：步骤
213：步骤                       215：步骤
217：步骤
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的单一晶体管动态随机存取记忆体记忆胞及其制造方法其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。
虽然本发明的方法参考一具有氧化物介电层的平面储存电容的形成来描述，但可以理解的是，本发明的单一晶体管动态随机存取记忆体元件较佳是利用薄二氧化硅闸极介电层来形成，且较佳是操作在空乏式(Depletion Mode)，但亦可使用其他电容介电材料来形成，包括高介电常数材料，例如介电常数大于约10的介电材料。
请参考图1A，图1A绘示一部分晶圆的横剖面图，其中此晶圆具有一示范性的浅沟渠隔离(Shallow Trench Isolation；STI)结构14于一半导体基材12中，此浅沟渠隔离结构14由现有习知制程所形成，而半导体基材12的材质例如可为硅基材。此晶圆还具有相邻于浅沟渠隔离结构14形成的一p型掺杂区12A与一n型井掺杂区12B，形成半导体基材的一主动区。
请继续参考图1A，浅沟渠隔离结构14由现有习知的制程所形成，现有习知的制程包括微影与蚀刻步骤，浅沟渠隔离沟渠便藉以利用氮化物硬罩幕层(Hardmask Layer)(未绘示)，蚀刻入半导体基材12中，浅沟渠隔离沟渠较佳是具有与水平夹约70度至85度角的侧壁以及圆的底角，以减少漏电流。接着，浅沟渠隔离沟渠会以硅氧化物回填，利用例如高密度等离子体化学气相沉积(HDP-CVD)制程与随后的化学机械研磨(CMP)平坦化与硬罩幕移除，来形成浅沟渠隔离结构14。
请参考图1B，一闸极介电层或堆叠层，例如可为18，形成于半导体基材12上。在一较佳实施例中，闸极介电层是由二氧化硅(SiO2)层所形成，较佳是藉由热成长，例如可藉由现有习知的湿式或干式的方法，在约900℃至约1150℃的温度下，且具有约20至约50埃的厚度较佳。可以理解的是，闸极介电层，例如可为18，可能会受制于氮化反应技术，例如含氮等离子体及/或回火处理，来增加介电常数。此外，硅氧化物/硅氮化物或硅氮氧化物交互层，亦称为氧化物/氮化物闸极介电层，能形成闸极介电堆叠层，例如可为18。
可以理解的是，可以使用其他介电材料来形成闸极介电层18，例如一层或更多层的高介电常数(例如介电常数大于约10)的介电材料，例如可以为钽五氧化物(例如可以为五氧化二钽(Ta2O5))。而其他金属氧化物，例如，钛氧化物(例如可以为二氧化钛(TiO2))、铪氧化物(例如可以为二氧化铪(HfO2))、钇氧化物(例如可以为三氧化二钇(Y2O3))、镧氧化物(例如可以为五氧化二镧(La2O5)、锆氧化物(例如可以为二氧化锆(ZrO2))、硅酸盐以及铝酸盐，亦适用于形成例如具有二氧化硅闸极介电层的等效氧化层厚度(EOT)的闸极介电层18，其厚度例如可为约50埃至约200埃，形成于半导体基材12上的热成长介面氧化层(未绘示)上。举例而言，可以使用原子层化学气相沉积(Atomic Layer Chemical Vapor Deposition；ALCVD)法与随后在氧气、氮气及/或氦气的回火处理，来形成一高介电常数闸极介电堆叠层。更甚者，其他高介电常数(High-k)材料，例如钡锶钛氧化物(BaSrTiO3；BST)与铅锆钛氧化物(PbZrTiO3；PZT)或其他高介电常数材料，较佳是具有介电常数大于约10，更佳是大于约20，亦适用于形成高介电常数闸极介电堆叠层。
请继续参考图1B，多晶硅层20藉由现有习知的技术，例如低压化学气相沉积(LPCVD)或加强式等离子体化学气相沉积(PECVD)，沉积于闸极介电层18上，其厚度为约2000埃至约4000埃。
请参考图1C，在多晶硅层20上进行现有习知的微影图案化与蚀刻制程，来定义平移晶体管闸极电极，例如可为22A，与定义储存电容电极，例如可为22B，以形成单一晶体管动态随机存取记忆体元件(记忆胞)。储存电容结构形成平面电容较佳。举例而言，电容介电层，例如闸极介电层18，与其上的多晶硅电极部分(例如平板)22B，以及半导体基材12表面共平面。
请继续参考图1C，一第一离子植入p型掺杂制程(例如轻掺杂汲极植入(LDD Implant))随后用来形成p型掺杂区，例如24A与24B，它们相邻于平移晶体管闸极电极22A的各一侧。可以理解的是，在第一离子植入制程中，会暴露并掺杂平移晶体管与储存电容电极。植入剂量(浓度)较佳为约1012至约1014掺质原子数/平方公分(Dopant Atoms/cm2)的p型掺质，(例如形成一p型掺杂区)，p型掺质较佳是硼，例如可由氟化硼(BF2)中得来。可以理解的是，亦可以使用能达到浅植入的其他方法，例如深度约200埃至约1000埃，端视晶体管设计的尺寸，举例而言，小于约0.25微米的互补式金氧半(CMOS)元件典型尺寸，包括小于约0.18微米的互补式金氧半元件典型尺寸。举例而言，可以使用熟习此技艺者所知的气体沉浸雷射掺杂(Gas ImmersionLaser Doping)与等离子体沉浸掺杂方法，然而，较佳是使用离子植入方法。
请参考图1D，利用例如毯覆式沉积制程(例如实质共形方式)，例如可为低压化学气相沉积、加强式等离子体化学气相沉积或高密度等离子体化学气相沉积，先沉积侧壁间隙壁介电材料至厚度为所需的侧壁间隙壁宽度，例如在约500埃与2000埃之间，较佳是等于或大于闸极电极22A与储存电容电极22B之间的距离D，而侧壁间隙壁介电材料例如包括一层或更多层硅氧化物(二氧化硅(SiO2))、硅氮化物(例如可为氮化硅(SiN))以及硅氮氧化物(例如可为氮氧化硅(SiON))。随后使用现有习知的湿式或干式回蚀制程，较佳是干式(等离子体辅助)回蚀制程，来回蚀侧壁间隙壁介电层，以形成例如26A的侧壁间隙壁相邻于闸极电极22A，而部分侧壁间隙壁层26B则至少部分填充储存电容电极22B与闸极电极22A之间的空间，较佳是几乎填满，以覆盖p型掺杂区24B。
请继续参考图1D，接着利用第二p型掺质离子植入制程，例如可以使用由氟化硼得来的硼，来增加例如24A的掺杂区中p型掺杂浓度，以形成p+掺杂区，例如掺质浓度大于约1015掺质原子数/平方公分。
请参考图1E，在本发明一重要的方面，接着藉由现有习知的微影图案化制程形成部份光阻层28，以覆盖闸极电极22A主动区，包括相邻的p型掺杂区24A(例如位元线平台区(Bit Line Landing Area))。随后利用第三p型离子植入制程(例如箭头25所示)，较佳是使用由氟化硼得来的硼，较佳是以大于约10KeV的植入能量，来增加植入的硼原子在储存电容电极22B的穿透深度。接下来移除部份光阻层28，随后较佳是进行一趋入制程，例如使用快速热制程(Rapid Thermal Process；RTP)，在约800℃至约1000℃的温度下，趋入植入的硼原子进入储存电容电极22B下方的半导体基材12，以形成储存电容电极22B下方的p型掺杂通道区30(例如小于约1015掺质原子数/平方公分的p-区)。此外，掺杂的硼原子从储存电容电极22B横向移动至p型掺杂区24B，可以有利地减少闸极电极22A与储存电容电极22B之间的串联电阻，以在操作电压增进读取与写入操作。
请参考图1F，在移除部分硅基材上的光阻植入罩幕与材料层(例如位元线平台区/源极区/p型掺杂区24A上的氧化层部分)后，进行现有习知的自行对准硅化物(Self Aligned Silicide；Salicide)形成制程，接着再沉积金属，例如可为钛(Ti)或钴(Co)，以及硅化制程，以形成自行对准硅化物，例如可为硅化钛(TiSi2)或硅化钴(CoSi2)，例如32A、32B与32C分别对准p型掺杂区24A、闸极电极22A与储存电容电极22B。可以理解的是，硼原子趋入制程形成储存电容电极22B下方的p型掺杂通道区30的制程，可以替代性或选择性地在自行对准硅化物形成制程中实行。
请继续参考图1F，随后再进行现有习知的制程，以形成适当的导电连接(未绘示)，举例而言，形成介电层34并分别提供导电连接，例如位元线36电性连接p型掺杂区24A(例如源极区)上的部分自行对准硅化物32A。可以理解的是，部分自行对准硅化物32B(例如可为字元线)与储存电容电极22B的部分自行对准硅化物32C亦可以形成导电连接。
根据依照本发明的方法形成的单一晶体管动态随机存取记忆体结构，藉由在储存电容下方形成p型掺杂通道区，可以减少包括穿过储存电容电极22B的接面漏损路径的漏电流。此外，藉由p型掺杂通道区的横向扩散至平移晶体管轻掺杂汲极(LDD)掺杂区，可以减少平移晶体管与储存电容之间的串联电阻。因此，单一晶体管动态随机存取记忆体可以操作在较低的操作电压，并增加电荷保存时间与更新周期时间。
请参考图2，图2绘示包括本发明许多实施例的制程流程图。在步骤201中，于具有n型井主动区的p型掺杂硅基材中，提供一浅沟渠隔离结构。在步骤203中，于硅基材上形成一闸极介电层。在步骤205中，沉积并蚀刻一多晶硅层，以于n型井主动区上形成平移晶体管结构，其中平移晶体管结构相邻于储存电容。在步骤207中，进行一第一p型掺质离子植入制程，以形成第一掺杂区(例如p-)，相邻于平移晶体管的各一侧。在步骤209中，相邻于平移晶体管形成介电侧壁间隙壁，以包括完全遮罩平移晶体管与储存电容间的空间。在步骤211中，进行一第二p型掺质离子植入制程，以于平移晶体管未遮罩侧形成第二掺杂区(例如p+)(位元线平台区/源极区)。在步骤213中，进行一第三p型掺质离子植入制程，以在储存电容电极进行选择性离子植入，接着进行一趋入制程，以形成储存电容下方的一p型掺杂通道区(例如p-)。在步骤215中，于位元线平台区、平移晶体管与储存电容上形成自行对准硅化物区。在步骤217中，于一介电绝缘层形成包括位元线区的导电连接，以完成单一晶体管随机存取记忆体记忆胞的形成。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (11)

1、一种单一晶体管平面动态随机存取记忆体(DRAM)元件，其特征在于其至少包括：
一半导体基材；
一闸极介电层位于该半导体基材上；
一平移晶体管结构与相邻的一储存电容结构位于该闸极介电层上；
复数个侧壁间隙壁介电层部分相邻于该平移晶体管结构的各一侧，以包括覆盖该平移晶体管结构与该储存电容结构间的一空间；以及
一p型掺杂通道区于该半导体基材中，且该p型掺杂通道区位于该储存电容结构的下方。
2、根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其更至少包括复数个自行对准硅化物区位于一位元线平台区上，其中该位元线平台区相邻于该平移晶体管结构与该储存电容结构。
3、根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其中所述的平移晶体管结构与该储存电容结构至少包括一记忆胞，形成于一p型掺杂硅基材的一n型井掺杂区上。
4、根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其更包括复数个第二p型掺杂区相邻于该平移晶体管结构的各一侧，该些第二p型掺杂区至少包括一掺杂浓度相对较高的位元线平台区与一掺杂浓度相对较低的区域，该位元线平台区与该区域位于该平移晶体管结构与该储存电容结构间的一空间的下方。
5、根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其中所述的p型掺杂通道区至少包括硼，该p型掺杂通道区具有一约100埃至约800埃的深度。
6、根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其中所述的p型掺杂通道区横向延伸至一区域，该区域位于该平移晶体管结构与该储存电容结构间的空间的下方。
7、根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其中所述的平移晶体管结构与该储存电容结构至少包括一记忆胞，形成于一p型掺杂硅基材的一n型井掺杂区上。
8、根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其中所述的p型掺杂通道区为经由p型离子植入所形成，该p型离子植入至少包括硼，且以大于约10KeV的植入能量进行。
9、一种形成一单一晶体管平面动态随机存取记忆体元件的方法，其中该单一晶体管平面动态随机存取记忆体元件具有增进的电荷保存时间，其特征在于其中所述的方法至少包括：
提供一半导体基材；
于该半导体基材上形成一闸极介电层；
于该闸极介电层上形成一平移晶体管结构，该平移晶体管结构相邻于一储存电容结构；
于相邻于该平移晶体管结构的各一侧形成复数个侧壁间隙壁介电层部分，以包括覆盖该平移晶体管结构与该储存电容结构间的一空间；
形成一部分光阻罩幕覆盖该平移晶体管结构，并暴露该储存电容结构；以及
进行一p型离子植入与趋入制程，以在该储存电容结构下方的半导体基材中形成一p型掺杂通道区。
10、根据权利要求9所述的方法，其特征在于其更至少包括于一位元线平台区上形成复数个自行对准硅化物区的步骤，其中该位元线平台区相邻于该平移晶体管结构与该储存电容结构。
11、根据权利要求9所述的方法，其特征在于其中所述的p型离子植入至少包括硼，进行该p型离子植入的步骤以大于约10KeV的植入能量进行。
CNB2005100888733A 2004-07-31 2005-07-29 单一晶体管动态随机存取记忆体记忆胞的制造方法 Active CN100397649C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/903,084 2004-07-31
US10/903,084 US7368775B2 (en) 2004-07-31 2004-07-31 Single transistor DRAM cell with reduced current leakage and method of manufacture

Publications (2)

Publication Number Publication Date
CN1728390A true CN1728390A (zh) 2006-02-01
CN100397649C CN100397649C (zh) 2008-06-25

Family

ID=35731135

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100888733A Active CN100397649C (zh) 2004-07-31 2005-07-29 单一晶体管动态随机存取记忆体记忆胞的制造方法

Country Status (3)

Country Link
US (1) US7368775B2 (zh)
CN (1) CN100397649C (zh)
TW (1) TWI254417B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720474B1 (ko) * 2005-06-17 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
KR100720484B1 (ko) * 2005-12-16 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자의 구조 및 그 제조 방법
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
US7800093B2 (en) * 2007-02-01 2010-09-21 Qimonda North America Corp. Resistive memory including buried word lines
US20090303794A1 (en) * 2008-06-04 2009-12-10 Macronix International Co., Ltd. Structure and Method of A Field-Enhanced Charge Trapping-DRAM
US8242581B1 (en) * 2008-11-26 2012-08-14 Altera Corporation Mixed-gate metal-oxide-semiconductor varactors
US8786026B2 (en) * 2011-02-17 2014-07-22 Samsung Electronics Co., Ltd. Optimized channel implant for a semiconductor device and method of forming the same
US8760845B2 (en) 2012-02-10 2014-06-24 Nanya Technology Corp. Capacitor dielectric comprising silicon-doped zirconium oxide and capacitor using the same
CN102723262B (zh) * 2012-06-26 2016-09-07 上海华虹宏力半导体制造有限公司 半导体电容器的形成方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
CN115734614A (zh) * 2021-08-27 2023-03-03 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100253321B1 (ko) * 1997-09-23 2000-04-15 김영환 반도체 메모리 소자의 구조 및 제조방법
US6573548B2 (en) * 1998-08-14 2003-06-03 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6177304B1 (en) * 1999-04-26 2001-01-23 Chartered Semiconductor Manufacturing Ltd. Self-aligned contact process using a poly-cap mask
US6376298B1 (en) * 2000-01-31 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Layout method for scalable design of the aggressive RAM cells using a poly-cap mask
JP4047513B2 (ja) * 2000-03-16 2008-02-13 株式会社東芝 半導体集積回路及びその製造方法
US6552398B2 (en) * 2001-01-16 2003-04-22 Ibm Corporation T-Ram array having a planar cell structure and method for fabricating the same
GB0119934D0 (en) * 2001-08-16 2001-10-10 3G Lab Ltd Wireless communication device
US6825078B1 (en) * 2003-05-23 2004-11-30 Taiwan Semiconductor Manufacturing Company Single poly-Si process for DRAM by deep N well (NW) plate

Also Published As

Publication number Publication date
US20060022240A1 (en) 2006-02-02
TWI254417B (en) 2006-05-01
TW200605272A (en) 2006-02-01
US7368775B2 (en) 2008-05-06
CN100397649C (zh) 2008-06-25

Similar Documents

Publication Publication Date Title
CN1728390A (zh) 单一晶体管动态随机存取记忆体记忆胞及其制造方法
US11380761B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
CN109801880B (zh) 动态随机存取存储器的埋入式字符线及其制作方法
US11600710B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US11935939B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
CN1725507A (zh) 半导体装置及其制造方法
CN1873987A (zh) 电容器及其制造方法
CN1758427A (zh) 具有嵌入式电容的半导体元件基材
CN1825597A (zh) 存储器元件,半导体元件及其制造方法
US20060240624A1 (en) Single transistor RAM cell and method of manufacture
US20040012043A1 (en) Novel dielectric stack and method of making same
CN1423306A (zh) 具有双栅极氧化物层的半导体器件的制造方法
CN1276494C (zh) 电容器以及动态随机存储器的制造方法
US7153739B2 (en) Method for manufacturing a capacitor of a semiconductor device
CN111477625B (zh) 一种基于缺陷俘获材料的半浮栅存储器及其制备方法
US7056832B2 (en) Deep trench self-alignment process for an active area of a partial vertical cell
CN109427685B (zh) 动态随机存取存储器的埋入式字符线及其制作方法
CN114695097A (zh) 半导体结构的制造方法和半导体结构
CN1567570A (zh) 具有单边埋藏带的记忆胞的制造方法
KR20040077309A (ko) 반도체 장치의 커패시터 및 그 제조방법
CN1267987C (zh) 隔离具有部分垂直沟道存储单元的有源区的方法
CN115881768A (zh) 具有掩埋栅结构的半导体装置及其制造方法
KR101179266B1 (ko) 티타늄카본나이트라이드 전극을 포함하는 커패시터 및 형성 방법
CN114765108A (zh) 半导体结构的制造方法和半导体结构
CN115295610A (zh) NORD Flash器件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant