CN1716564A - 集成电路器件形成隔离物后修复等离子体损伤的方法 - Google Patents
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Abstract
一种处理集成电路存储器器件的方法，包括：支持一个部分完成的衬底，该衬底包括多个MOS栅极结构。每个栅极结构具有用来限定栅极结构侧面的垂直区域。该方法形成覆盖在栅极结构之上的保形电介质层。保形电介质层具有预定厚度的材料，该材料覆盖包括垂直区域的每个栅极结构。该方法还通过使用各向异性蚀刻工艺由保形电介质层在栅极结构的侧面形成侧壁隔离物，并且在蚀刻期间暴露了一部分衬底区域，该蚀刻在衬底暴露部分的一个部分造成物理损伤。本方法使用至少一个对栅极结构侧面上的侧壁隔离物和衬底的暴露部分的等离子体处理工艺来对它们进行平滑处理，该工艺包括各向同性蚀刻组分，其中侧壁隔离物的暴露部分产生了预定的表面粗糙度值。
Description
技术领域
本发明一般地涉及用于制造半导体器件的集成电路及相应的处理，更具体而言，本发明提供了一种方法，用于在金属氧化物半导体(MOS)器件结构之上形成了侧壁隔离物之后修复等离子体损伤。
背景技术
本发明一般地涉及用于制造半导体器件的集成电路及相应的处理，更具体而言，本发明提供了一种方法，用于在MOS器件结构之上形成了侧壁隔离物之后来修复等离子体损伤。但是应当认识到，本发明具有更宽的适用范围。举例来说，本发明可应用于多种器件，例如动态随机存取存储器器件(DRAM)、静态随机存取存储器器件(SRAM)、专用集成电路(ASIC)、微处理器与微控制器、闪存器件等等。
集成电路(简称IC)已经从单个硅芯片上制造的少数互连器件发展成为数以百万计的器件。当今IC具有的性能和复杂度已经远远超出了最初的预想。为了在复杂度和电路密度(即，能够封装在给定芯片区域内的器件数目)方面获得进步，最小器件特征尺度(也被称为器件“几何形状”)随着IC的更新换代而变得更小。现在制造的半导体器件的特征尺度小于1/4微米。
日益增加的电路密度不仅提高了IC的复杂度和性能，而且还向消费者提供了较低成本的零部件。IC制造设备可能要花费几亿甚至几十亿美元。每个制造设备都具有一定的晶圆生产量，并且在每个晶圆之上都具有一定数量的IC。因此，通过使IC的单个器件更小，可以在每个晶圆上制备更多的器件，进而提高制造设备的产量。将器件做得更小非常具有挑战性，因为在IC制造中采用的每道工艺都具有一个限度。也就是说，一个给定的工艺通常只能作到某一特征尺度，之后要么需要改变工艺，要么需要改变器件布局。这样的限度的一个示例是在不损伤主动区域(activeregion)的条件下去除一个层并由所去除的层形成结构的能力。
仅仅作为示例，通常通过使用蚀刻工艺来去除或部分去除一个层以由其形成结构。通常由诸如干法蚀刻设备或湿法蚀刻设备的蚀刻工具来执行蚀刻。湿法蚀刻设备通常包括装有蚀刻剂化学制品的容器以有选择地将一种材料从另一种材料中去除。干法蚀刻设备通常包括等离子体源和处理室。干法蚀刻设备通常使用诸如含氟类和含氯类的气体来去除诸如硅的半导体材料或诸如铝的金属。令人遗憾的是，干法蚀刻设备通常导致对下面的衬底上的主动区域的损伤。直到器件完全制备完成，这种损伤通常都很难被看到甚或被检测出。这种有缺陷的器件通常导致器件的成品率下降(yield loss)和可靠性问题。这些缺陷很难在制备过程中被发现且在检测到之后更难作出修正，而传统的半导体器件通常需要几百道可能导致这些缺陷的工艺。
从上文可以看出，需要一种改进的技术用于加工半导体器件。
发明内容
根据本发明，提供了用于制造半导体器件的技术。更具体而言，本发明提供了一种方法，用于在MOS器件结构之上形成了侧壁隔离物之后来修复等离子体损伤。但是应当认识到，本发明具有更宽的适用范围。举例来说，本发明可应用于多种器件，例如动态随机存取存储器器件(DRAM)、静态随机存取存储器器件(SRAM)、专用集成电路(ASIC)、微处理器与微控制器、闪存器件等等。
在一个具体实施例中，本发明提供了一种处理集成电路器件的方法。所述集成电路器件例如是动态随机存取存储器器件(DRAM)、静态随机存取存储器器件(SRAM)、专用集成电路(ASIC)、微处理器与微控制器、闪存器件等等。所述方法包括支持一个部分完成的衬底，所述衬底包括复数个MOS栅极结构。每个栅极结构具有用来限定栅极结构侧面的基本垂直的区域。每个栅极结构都形成于一个衬底区域的一个表面之上。所述方法形成覆盖在所述栅极结构上面的保形(conformal)电介质层。所述保形电介质层具有预定厚度的材料，该材料覆盖包括垂直区域的每个栅极结构。所述方法还使用各向异性蚀刻工艺由保形电介质层在栅极结构的侧面形成侧壁隔离物，并且在使用各向异性蚀刻工艺形成侧壁隔离物期间暴露了一部分衬底区域，该蚀刻在衬底暴露部分的一个部分造成了物理损伤(例如，等离子体损伤、裂纹)。本方法将含有各向同性蚀刻组分的等离子体处理工艺应用于栅极结构的侧面上的侧壁隔离物和衬底的暴露部分。所述等离子体处理工艺至少具有CF4蚀刻剂类和含O2类物质，以在侧壁隔离物的暴露部分和衬底暴露部分的物理损伤部分之上引起平滑处理，其中所述侧壁隔离物的暴露部分产生了预定的表面粗糙度值，例如＞20埃。
在另一具体实施例中，本发明提供了一种用于处理集成电路存储器器件的方法。该方法包括支持一个部分完成的衬底，所述衬底包括复数个MOS栅极结构。每个栅极结构具有用来限定栅极结构侧面的基本垂直的区域。每个栅极结构都形成于一个衬底区域的一个表面之上。所述方法形成覆盖在所述栅极结构上面的保形电介质层。所述保形电介质层具有预定厚度的材料，该材料覆盖包括垂直区域的每个栅极结构。所述方法还使用各向异性蚀刻工艺由保形电介质层在栅极结构的侧面形成侧壁隔离物，并且在使用各向异性蚀刻工艺形成侧壁隔离物期间暴露了一部分衬底区域，该蚀刻在衬底暴露部分的一个部分造成物理损伤(例如，等离子体损伤、裂纹)。所述方法使用至少一个对衬底的暴露部分和栅极结构侧面之上的侧壁隔离物的等离子体处理工艺，对所述侧壁隔离物的暴露部分和所述衬底的暴露部分进行平滑处理，所述等离子体处理工艺包括各向同性蚀刻组分。所述等离子体处理工艺至少包括含氟类和含氧类的蚀刻剂类，以在侧壁隔离物的暴露部分和衬底暴露部分的物理损伤部分之上进行平滑处理，从而所述侧壁隔离物的暴露部分产生了预定的表面粗糙度值。
通过本发明，实现了许多优于传统技术的优点。例如，本技术易于使用依赖于传统技术的工艺。在一些实施例中，本方法在每个晶圆上的芯片方面提供了更高的器件成品率。此外，本方法提供了与传统工艺相兼容的工艺，而基本不用对现有的设备或工艺进行改动。本发明优选地可提供多种应用，例如存储器、ASIC、位处理器和其它器件。根据实施例，可以实现一个或多个这些优点。在本说明书的下文中，将详细描述这些以及其它的优点。
参考下文详细的描述和附图，可以更全面地理解本发明的各种其它目的、特征和好处。
附图说明
图1示出了根据本发明的实施例的方法的简化流程图；
图2是根据本发明的实施例的半导体器件的简化横截面图；
图3是根据本发明的另一实施例的半导体器件的简化横截面图；
图4是根据本发明的实施例的试验结果的简化示图。
具体实施方式
根据本发明，提供了用于制造半导体器件的技术。更具体而言，本发明提供了一种方法，用于在MOS器件结构之上形成了侧壁隔离物之后来修复等离子体损伤。但是应当认识到，本发明具有更宽的适用范围。例如，本发明可应用于多种器件，例如动态随机存取存储器器件(DRAM)、静态随机存取存储器器件(SRAM)、专用集成电路(ASIC)、微处理器与微控制器、闪存器件等等。
根据本发明的实施例的方法可以概略描述如下：
1.提供衬底；
2.形成覆盖在衬底之上的绝缘层；
3.在绝缘层上形成栅极结构；
4.形成覆盖在栅极结构之上的覆层(blanket)正硅酸乙酯(TEOS)层；
5.在向衬底施加第一偏压的同时，在第一反应室中对TEOS层执行各向异性蚀刻以在栅极结构上形成隔离物结构；
6.在第二反应室中通过使用第二偏压来执行软蚀刻工艺，所述第二偏压小于所述第一偏压；
7.提供后蚀刻(post etch)清洁；
8.提供牺牲氧化物预清洁工艺；
9.形成源极/漏极牺牲氧化物层；
10.使用掩模工艺图案化源极/漏极区域；
11.执行源极/漏极注入；以及
12.执行其它所期望的步骤。
如所示，上述顺序的步骤提供了一种方法，用来处理源极/漏极和栅极结构周围的区域以改善处理效率和器件成品率。这些步骤仅仅是示例，而不应不适当地作为对这里的权利要求的范围的限制。本领域普通技术人员可以看出许多其它的变化、修改和替换。这些步骤的其它细节可在本说明书的下文的详细描述中找到。
图1显示了根据本发明的实施例的方法的简化流程图100。该流程图仅仅是示例，而不应不适当地作为对这里的权利要求的范围的限制。本领域普通技术人员可以看出许多其它的变化、修改和替换。如图所示，方法开始于步骤101。这里，本方法提供了一个部分完成的衬底，其具有多个MOS栅极结构(103)。每个栅极结构具有限定该栅极结构侧面的垂直区域。每个栅极结构都是在衬底区域的表面之上形成。优选地，每个栅极结构的长度约为0.2微米或小于0.2微米，但也可以是其它的尺寸。
本方法包括形成覆盖在MOS栅极结构之上的保形电介质层(conformal dielectric layer)(105)。保形电介质层具有预定厚度的材料，这种材料覆盖包括垂直区域的每个MOS栅极结构。保形电介质层优选为氧化物材料，但也可以是氧化物和氮化硅的组合。保形层优选为TEOS或类似的材料。当然，其它类型的材料也可以用作保形电介质层。
接下来，本方法包括通过使用各向异性蚀刻工艺由保形电介质层在栅极结构的侧面形成侧壁隔离物107。优选地，在等离子体蚀刻工具即第一反应室中使用含氟物质来进行蚀刻。本方法在使用各向异性蚀刻工艺形成侧壁隔离物期间暴露了一部分衬底区域，该蚀刻在衬底所暴露部分的一个部分造成了物理损伤。如果未经处理，则该物理损伤通常足以造成由电测试测得的成品率下降，并且还可以产生较差的刷新时间(refresh time)。所述物理损伤被认为是保形层中的微米级开口，并且还可由其它缺陷引起。
本方法执行软蚀刻(步骤109)工艺。软蚀刻工艺优选地在与前述反应室不同的反应室中进行。该软蚀刻工艺采用含有各向同性蚀刻组分的等离子体处理工艺对栅极结构侧面上的侧壁隔离物和衬底的被暴露部分进行处理。所述等离子体处理工艺至少使用CF4蚀刻剂类和含O2类物质，其用来稀释含氟类物质。由含氧类物质稀释的含氟类物质减少或降低了由含氟类物质形成的聚合物。经稀释的含氟类物质被认为能够去除某些含硅类物质，并且随后在侧壁隔离物的暴露部分和衬底暴露部分的物理损坏部分之上沉积含二氧化硅的物质，以对侧壁隔离物的暴露部分和物理损伤部分进行平滑处理。所述侧壁隔离物的暴露部分现在具有小于或等于预定的表面粗糙度值的合成粗糙度(resultant roughness)。预定的粗糙度值优选为小于5埃，但也可以是其它值。
本方法随后清洁(步骤111)所述侧壁隔离物结构和所述衬底的栅极结构。接下来，在源极/漏极接触区域(S/D)上执行多种工艺。本发明执行源极/漏极牺牲氧化层预清洁(pre-clean)工艺(步骤113)。接下来，本方法执行源极/漏极牺牲氧化层蚀刻工艺(步骤115)。本方法随后执行掩模工艺(步骤117)以暴露源极/漏极区域，同时保护所述部分完成的集成电路器件的其它区域。本方法随后执行源极/漏极注入(步骤119)。之后执行其它步骤(步骤121)以完成集成电路器件。根据本实施例，可以进行其它修改替换和变化。
图2是根据本发明的另一实施例的半导体器件的简化横截面图。该示图仅仅是示例，而不应不适当地作为对这里的权利要求的范围的限制。本领域普通技术人员可以看出许多其它的变化、修改和替换。如图所示，显示了没有进行软蚀刻的MOS器件200和进行了软蚀刻的MOS器件201的横截面图。如从图中所见，软蚀刻使得源极/漏极区域和接触金属层之间的接触更好，如参考标号207所示。没有进行软蚀刻的MOS器件在源极/漏极区域和接触金属层之间具有较差的接触205。如所理解的，这些示图只是说明性的，并且不应不适当地作为对这里的权利要求的范围的限制。
图3是根据本发明的另一实施例的半导体器件的简化横截面图。该示图仅仅是示例，而不应不适当地作为对这里的权利要求的范围的限制。本领域普通技术人员可以看出许多其它的变化、修改和替换。如图所示，显示了没有进行软蚀刻的MOS器件300和进行了软蚀刻的MOS器件301的横截面。如从图中所见，软蚀刻使得源极/漏极区域和接触金属层之间的接触更好，如参考标号301所示。没有进行软蚀刻的MOS器件300在源极/漏极区域和接触金属层之间具有较差的接触。如所理解的，这些示图只是说明性的，并且不应不适当地作为对这里的权利要求的范围的限制。
示例：
为了证明本发明的原理和操作，我们使用0.2微米设计规则的动态随机存取存储器器件来进行试验。实验采用上面具有MOS栅极结构的测试晶圆。在栅极结构上使用LPTEOS以50埃每分钟的沉积速率覆盖该测试晶圆。为形成隔离物而使用CF4气体以15SCCM的速率和O2气体以240SCCM的速率进行LPTEOS蚀刻。使用下游(down-stream)微波等离子体蚀刻设备进行软蚀刻。这种等离子体蚀刻设备被称为“Shibaura CDE”，由日本的Shibaura有限公司制造。这里提供了某些试验结果。即，在常规蚀刻条件下(没有进行软蚀刻)，我们得到了4.40％的刷新失败率(refresh failure)。使用软蚀刻，我们得到了0.60％的刷新失败率，这是明显的进步。参考下面的附图给出了其它数据。
图4是根据本发明的实施例的试验结果的简化示图。该示图仅仅是示例，而不应不适当地作为对这里的权利要求的范围的限制。本领域普通技术人员可以看出许多其它的变化、修改和替换。如图所示，所述结果图示了根据本发明而进行了软蚀刻的晶圆地图(wafer map)403和使用常规条件的晶圆地图401。如从图中所见，常规条件下的晶圆地图显示了81.05％的成品率，而软蚀刻条件下的晶圆地图显示了96.95％的成品率。图中还示出了刷新失败。常规晶圆条件下的晶圆地图具有中央刷新失败，而软蚀刻晶圆地图没有刷新损坏。当然，还可以进行其它变化、修改和替换。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在所附权利要求的范围内。
Claims (17)
1.一种处理集成电路器件的方法，所述方法包括：
支持一个部分完成的衬底，所述衬底包括复数个金属氧化物半导体栅极结构，每个所述栅极结构具有限定所述栅极结构的侧面的垂直区域，每个所述栅极结构都形成于一个衬底区域的一个表面之上；
形成覆盖在所述金属氧化物半导体栅极结构上面的保形电介质层，所述保形电介质层具有预定厚度的材料，这种材料覆盖包括垂直区域的每个所述金属氧化物半导体栅极结构；
使用各向异性蚀刻工艺，由所述保形电介质层在所述栅极结构的侧面形成侧壁隔离物；
在使用所述各向异性蚀刻工艺形成所述侧壁隔离物期间，暴露一部分所述衬底区域，该蚀刻在所述衬底的暴露部分的一个部分造成了物理损伤；以及
将含有各向同性蚀刻组分的等离子体处理工艺应用于所述栅极结构侧面上的所述侧壁隔离物和所述衬底的暴露部分，所述等离子体处理工艺至少具有CF4蚀刻剂类和含O2类物质以稀释含氟类物质，从而减少由所述含氟类物质形成的聚合物，所述蚀刻剂类引起含二氧化硅物质的沉积，以在所述侧壁隔离物的暴露部分和所述衬底暴露部分的所述物理损伤部分之上引起平滑处理，其中所述侧壁隔离物的暴露部分产生了预定的表面粗糙度值。
2.如权利要求1所述的方法，其中如果所述物理损伤被保留，则所述物理损伤造成较低的电成品率并且造成较差的刷新时间；并且其中所述等离子体处理工艺由微波等离子体源维持。
3.如权利要求2所述的方法，其中所述等离子体处理工艺由变压器耦合等离子体设备提供。
4.如权利要求1所述的方法，还包括向暴露的衬底部分进行注入以向其内部引入掺杂剂。
5.如权利要求1所述的方法，其中所述蚀刻在第一蚀刻室中进行，而所述应用所述等离子体处理工艺在第二蚀刻室中进行。
6.如权利要求1所述的方法，其中所述应用所述等离子体处理工艺维持约等于或小于1分钟，或者约等于或小于30秒。
7.如权利要求1所述的方法，其中所述等离子体处理工艺去除暴露的衬底的一部分，并且去除在所述侧壁隔离物之上的所述电介质材料的一部分。
8.权利要求1所述的方法，其中所述蚀刻速率是50埃每分钟。
9.如权利要求1所述的方法，其中每个所述金属氧化物半导体栅极结构具有约等于或小于0.2微米的沟道尺寸。
10.如权利要求1所述的方法，其中所述蚀刻和所述应用所述等离子体处理工艺在相同反应室中进行，其中所述应用所述等离子体处理工艺具有减小的功率以引起各向同性蚀刻。
11.一种处理集成电路器件的方法，所述方法包括：
支持一个部分完成的衬底，所述衬底包括复数个金属氧化物半导体栅极结构，每个所述栅极结构具有限定所述栅极结构的侧面的垂直区域，每个所述栅极结构都形成于一个衬底区域的一个表面之上；
形成覆盖在所述金属氧化物半导体栅极结构上面的保形电介质层，所述保形电介质层具有预定厚度的材料，这种材料覆盖包括垂直区域的每个所述金属氧化物半导体栅极结构；
使用各向异性蚀刻工艺，由所述保形电介质层在所述栅极结构的侧面形成侧壁隔离物；
在使用所述各向异性蚀刻工艺形成所述侧壁隔离物期间，暴露一部分所述衬底区域，该蚀刻在所述衬底的暴露部分的一个部分造成了物理损伤，如果所述物理损伤留下未经处理，则所述物理损伤造成较低的电成品率并且造成较差的刷新时间；以及
使用至少一个对所述衬底的暴露部分和所述栅极结构侧面之上的所述侧壁隔离物的等离子体处理工艺，对所述侧壁隔离物的暴露部分和所述衬底的暴露部分进行平滑处理，所述等离子体处理工艺包括各向同性蚀刻组分；所述等离子体处理工艺至少包括含氟类和含氧类的蚀刻剂类，以在所述侧壁隔离物的暴露部分和所述衬底暴露部分的所述物理损伤部分之上进行平滑处理，从而所述侧壁隔离物的暴露部分产生了预定的表面粗糙度值。
12.如权利要求11所述的方法，其中所述蚀刻剂类从CF4、CxFy或SF6或其它气体中选择。
13.如权利要求11所述的方法，其中通过在反应室中保持一个对所述衬底的偏压来进行所述蚀刻，而通过降低所述衬底上的偏压来进行所述平滑工艺。
14.如权利要求11所述的方法，其中所述蚀刻和所述平滑工艺分别在单独的反应室中进行。
15.如权利要求11所述的方法，其中所述预定的粗糙度值约等于或小于5埃。
16.如权利要求11所述的方法，其中每个所述金属氧化物半导体器件耦合到一个电容器以形成一个存储器器件。
17.如权利要求11所述的方法，其中所述衬底为200毫米或更大。
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