CN1707447A - 高速缓冲存储器的高速缓存命中逻辑 - Google Patents

Abstract

本发明公开了一种用于确定处理器所要求的数据是否保存在高速缓冲存储器中的高速缓存命中逻辑。高速缓存命中逻辑包括空单元串，其操作与用于读出保存在标记存储单元阵列中标记地址的读出放大器和用于确定所读出的标记地址是否与输入的标记地址一致的比较逻辑相同，还包括空读出放大器以及空比较逻辑。高速缓存命中逻辑提高了命中信号的可靠性，并且操作速度不受限制。

Description

高速缓冲存储器的高速缓存命中逻辑

相关申请的交叉参考

本美国非临时专利申请要求在2004年5月28日提交的韩国专利申请2004-38331的35U.S.C.§119下的优先权，其整个内容包含于此以作参考。

技术领域

本发明涉及高速缓冲存储器，特别涉及用于确定保存在标记存储器中标记地址是否与输入的标记地址一致的高速缓存命中逻辑。

背景技术

当分析各种典型的程序时，注意到，在给定时间的存储器的查找趋向于仅在有限区域中执行。这样的现象称为查找的局部性，从典型计算机程序使用各种程序覆盖和子程序并被顺序执行的事实中容易理解。而且，存储器数据的查找趋向于被限制在一个区域中，查表处理以及查找公共存储器和排列的反复处理对应于典型的计算机程序。

当被频繁查找的程序和数据保存在高速小存储器中时，平均存储器访问时间就减少了。因此，执行程序要求的总时间就减少了。这样的高速小存储器被称为高速缓冲存储器(cache memory)。依据最近技术，高速缓冲存储器与处理器一起被集成在单芯片上。

高速缓冲存储器的基本操作遵从下述说明。当处理器需要访问存储器时，首先检查高速缓存。当在高速缓存中发现希望的字(word)时，读取这些字。当没有发现希望的字时，访问主存储器以便读取字。包含这些字的块被从主存储器发送到高速缓冲存储器中。块的大小约是1-16个字。

高速缓冲存储器的性能是通过命中率来测量的。当处理器查找存储器时，如果在高速缓存中发现了希望的数据，则称为命中(hit)。如果在高速缓存中未发现希望的数据而在主存储器中发现，则称为不中(miss)。通过将命中次数除以处理器执行的存储器查找的总数所得到的比率称为命中率。通过执行典型的计算机程序以计算给定时间中命中次数和不中次数，在实验上就测量了命中比率。总的来说，命中比率不小于0.9，这就验证了存储器查找的局部性。

高速缓存命中逻辑是确定处理器所要求数据是否保存在高速缓冲存储器，以及是否在高速缓冲存储器中的电路中提供。图1说明了典型的高速缓存命中逻辑电路。图2是用于图1所示命中逻辑的信号的时序图。

参考图1，高速缓存命中逻辑100包括标记存储器单元阵列110、行解码器120、列解码器130、读出放大器和锁存器电路140、比较逻辑150以及输出电路160。

比较逻辑150包括XNOR门151到154，用于确定由读出放大器和锁存器电路140所读出和锁存的标记地址TAGOUT<n:0>是否与从处理器(未示出)输入的标记地址TAGADD<n:0>一致。XNOR门151到154分别相应于标记地址TAGOUT<n:0>的位和标记地址TAGADD<n:0>的位。当输入的标记地址位相互一致时，XNOR门151到154输出逻辑“1”，也就是高电平比较信号X<n:0>。

输出电路160包括AND门161到166，当来自XNOR门151到154的比较信号X<n:0>是高电平时，输出高电平命中信号HIT。

但是，由于图1中所示的高速缓存命中逻辑100的输出电路160包括多级AND门，输出最终的命中信号HIT要花费相对较长的时间。因此，实现高速高速缓存命中逻辑是困难的。

图3说明传统高速缓存命中逻辑的另一个电路。参考图3，高速缓存命中逻辑300的输出电路360包括PMOS预充电晶体管370、NOMS晶体管371到378、以及锁存器361。预充电晶体管370的门以及晶体管375到378的门被连接到时钟信号CLK上。当时钟信号CLK是低电平时，通过预充电晶体管370，节点N1被预充电到电源电压。

当时种信号CLK被转移到高电平时，预充电晶体管370关断，而NMOS晶体管375到378开启。同时，从比较逻辑350的XOR门351到354输出的比较信号Y<n:0>开启或关断NMOS晶体管371到374。

当由标记存储器单元阵列310读出的标记地址TAGOUT<n:0>与输入的标记地址TAGADD<n:0>一致时，比较信号Y<n:0>处于低电平。因此，NMOS晶体管371到374被关断，使得第一节点N1被维持在预充电电平上。结果，通过锁存器361输出低电平命中信号nHIT。

由标记存储器单元阵列310读出的标记地址TAGOUT<n:0>和输入标记地址TAGADD<n:0>之间即使一个位都不相同，那么，相应于不一致位的比较信号就是高电平。在NMOS晶体管371到374之中，当即使一个接通时，第一个节点N1被放电。结果，高电平命中信号nHIT通过锁存器361输出。

在图3所示的高速缓存命中逻辑300中输出电路360的延迟要小于图1所说明的高速缓存命中逻辑100中输出电路160的延迟。但是，当时钟信号CLK的周期变化时，则不可能保证命中信号nHIT的可靠性。

图4A示出当频率F是1/2T时，在输出比较信号Y<n:0>之后直到输出命中信号nHIT的设置余量。如果当设计高速缓存控制逻辑300时，正确地控制了时钟信号CLK的周期，则可能保证最优的设置余量。

但是，在确定时钟信号CLK的周期的状态下，当需要长时间从标记存储器单元阵列310中读出标记地址TAGOUT<n:0>时，可能在不希望的电平上输出命中信号nHIT。并且，当时钟信号CLK的周期较短时，则不可能保证设置余量，使得命中信号nHIT可以在不希望的电平上输出。

另一方面，如图4B所示，当设置较长的时钟信号CLK的周期(F＝1/T)，以便使得高速缓冲存储器与外设电路同步时，设置余量就长。但是，高速缓存命中逻辑300的操作速度会降低，这限制了设计高速缓冲存储器和处理器。

发明内容

为了解决上述问题，本发明的一个目的是提供一种能够增加确定高速缓存命中速度的高速缓存命中逻辑。

本发明的另一个目的是提供一种能够增加确定高速缓存命中速度，同时保证确定高速缓存命中可靠性的高速缓存命中逻辑。

依据本发明的一个方面，一种高速缓冲存储器包括：以行和列排列来保存标记地址的标记存储器单元阵列；用于选择行的行解码器；用于选择列的列解码器；读出放大器，为响应使能信号的激活，读出保存在由行解码器和列解码器选择的标记存储器单元阵列的单元中的标记地址；以及比较电路，在使能信号被激活之后，当读出放大器读出标记地址所要求时间已经过了时，用于比较读出的标记地址与输入的标记地址，以输出与比较结果相对应的命中信号。

依据一个实施例，在使能信号被激活之后，当读出放大器读出标记地址所要求的时间已经过了时，比较电路激活输出使能信号。

比较电路包括在列方向上排列成一行的空单元串(dummy cell string)；空读出放大器(dummy sense amplifier)，用于响应于使能信号，读出保存在由行解码器选择的空单元串的单元中的一对补充的空地址(dummy address)；以及逻辑电路，当该对补充的空地址被从空读出放大器输出时，用于激活输出使能信号。

空单元串可以是静态随机存取存储器(SRAM)单元串。

比较电路还可以包括逻辑电路，用于比较所读出的标记地址和输入的标记地址，以输出比较信号。

比较电路还可以包括通过输出使能信号而控制的预充电晶体管，以对第一节点预充电；第一晶体管，具有连接到第一节点的漏极、源极和由来自逻辑电路的比较信号所控制的栅极；第二晶体管，具有与第一晶体管的源极相连接的漏极、连接到地电压的源极、以及连接到输出使能信号的栅极；以及锁存器电路，用于锁存第一节点的信号电平。

响应于使能信号的激活，由行解码器和列解码器来选择标记存储器单元阵列的多个单元。

在一个实施例中，响应于使能信号的激活，读出放大器读出保存在由行解码器和列解码器选择的多个单元中的标记地址位。

在一个实施例中，逻辑电路将读出的标记地址位与多个输入标记地址位进行比较，以输出与各位的比较结果相对应的多个比较信号。

在一个实施例中，比较电路还包括通过输出使能信号而控制的预充电晶体管，以对第一节点预充电；第一晶体管阵列，其具有与第一节点相连接的漏极、源极以及由来自逻辑电路的相应比较信号控制的栅极；第二晶体管阵列，其具有与第一晶体管阵列的相应晶体管的源极连接的漏极、连接地电压的源极以及与输出使能信号相连接的栅极；以及锁存器电路，用于锁存第一节点的信号电平。

在一个实施例中，锁存器电路包括PMOS晶体管，其具有与电源电压相连接的源极、与第一节点相连接的漏极，和栅极；以及反相器，其具有与第一节点相连接的输入端口和与PMOS晶体管的栅极相连接的输出端口。从反相器的输出端口输出的信号是命中信号。

依据本发明的另一个方面，高速缓冲存储器包括：以行和列排列以保存标记地址的标记存储器单元阵列；用于选择行的行解码器；用于选择列的列解码器；读出放大器，其响应于使能信号的激活，用于读出保存在由行解码器和列解码器选择的标记存储器单元阵列的单元中的标记地址；以及比较逻辑，用于比较读出的标记地址和输入的标记地址，以输出比较信号；排列在标记存储器单元阵列的列方向上的空单元串；空读出放大器，其响应于使能信号的激活，用于读出保存在由行解码器选择的空单元(dummy cell)中的空地址；以及输出电路，其当空读出放大器读出到空地址时，从比较逻辑中输出比较信号。

依据一个实施例，空单元串是SRAM单元串。

依据一个实施例，空读出放大器读出一对补充的空地址位。

依据一个实施例，输出电路包括空比较逻辑(dummy comparison logic)，用于对由空读出放大器读出的该对补充空地址位进行相互比较，以输出空比较信号；以及输出部分，其响应于空比较信号，从比较逻辑输出比较信号作为命中信号。

在一个实施例中，当空比较信号在第一电平上时，输出部分对第一节点预充电，当空比较信号在第二电平上，并且当来自比较逻辑的比较信号表示所读出的标记地址与输入的标记地址一致时，输出第一节点的预充电平作为命中信号。

依据一个实施例，当空比较信号在第二电平上时，并且当来自比较逻辑的比较信号表示所读出的标记地址与输入的标记地址不一致时，输出部分对第一节点放电，并且输出第一节点的放电电平作为命中信号。

在一个实施例中，比较逻辑和空比较逻辑由相同的电路组成。

依据另一个方面，本发明是关于高速缓冲存储器的，所述高速缓冲存储器包括以行和列排列来保存标记地址的标记存储器单元阵列；用于选择行的行解码器；用于选择列的列解码器；读出放大器，其响应于使能信号的激活，用于读出保存在由行解码器和列解码器选择的标记存储器单元阵列的单元中的标记地址；比较逻辑，用于比较读出的标记地址和输入的标记地址，以输出比较信号；空读出放大器，其响应于使能信号的激活，用于接收电源电压和地电压，以输出一对补充的空地址信号；以及输出电路，其当空读出放大器输出该对补充的空地址信号时，从比较逻辑输出比较信号作为命中信号。

在一个实施例中，输出电路包括空比较逻辑，其用于对从空读出放大器输出的该对补充空地址位进行相互比较，以输出空比较信号；以及输出部分，其响应于空比较信号，从比较逻辑输出比较信号作为命中信号。

在一个实施例中，当空比较信号在第一电平时，输出部分对第一节点预充电，当空比较信号在第二电平时，并且当来自比较逻辑的比较信号表示所读出的标记地址与输入的标记地址一致时，输出第一节点的预充电电平作为命中信号。

在一个实施例中，当空比较信号在第二电平时，并且来自比较逻辑的比较信号表示所读出的标记地址与输入的标记地址不一致时，输出部分对第一节点放电，并输出第一节点的放电电平作为命中信号。

在一个实施例中，比较逻辑和空比较逻辑由相同电路组成。

附图说明

从下面对本发明的首选方面的更具体说明中，本发明的上述和其它目的、特性和优点将变得更加明显，如附图中所示，其中各视图中相同的附图标记指代相同部分。附图不需要按比例画出，相反，重点放在对本发明原理的说明上。

图1示出传统的高速缓存命中逻辑。

图2是图1中所示高速缓存命中逻辑使用的信号的时序图。

图3示出传统高速缓存命中逻辑的另一个电路。

图4A示出，当频率F是1/2T时，在输出比较信号之后直到输出命中信号nHIT的设置余度。

图4B示出，当频率F是1/T时，在输出比较信号之后直到输出命中信号nHIT的设置余度。

图5示出依据本发明的一个实施例的高速缓存命中逻辑。

图6是由图5所示的高速缓存命中逻辑使用的信号的时序图。

图7表示依据本发明另一个实施例的高速缓存命中逻辑。

具体实施方式

图5示出依据本发明实施例的高速缓存命中逻辑500。高速缓存命中逻辑500包括标记存储器单元阵列510、行解码器520、列解码器530、读出放大器和锁存器电路540、比较逻辑550、输出电路560、空单元串580、空读出放大器581和空比较逻辑582。

标记存储器单元阵列510包括以行和列排列的多个存储器单元。空单元串580包括在标记存储器单元阵列510的列方向上排列成一行的空存储器单元。在一个实施例中，每个标记存储器单元阵列510和空单元串580包括静态随机存取存储器(SRAM)单元。

行解码器520响应于行地址XADD，在标记存储器单元阵列510的行中选择一行，在空单元串580的行中选择一行。列解码器530响应于列地址YADD，在标记存储器单元阵列510的列中选择n列(n是等于或大于1的正整数)。例如，当标记存储器单元阵列510包括n列，且n列的每一列连接到4个子列时，在通过2位列地址YADD<1:0>连接到n列的每一列的4个子列当中，逐个选择总共n个子列。也就是，标记存储器单元阵列510包括n*4列，并且由2位列地址YADD<1:0>选择n列。

读出放大器和锁存器电路540响应于使能信号EN的激活，读出和锁存由行解码器520选择的一行，以及连接到由列解码器530选择的n列上的n位标记地址TAGOUT<n-1:0>。

比较逻辑550包括n个与标记地址TAGOUT<n-1:0>的位相对应的XOR门551到554。XOR门551到554从读出放大器和锁存器电路540接收标记地址TAGOUT<n-1:0>的相应位，并接收输入的标记地址TAGADD<n-1:0>的相应位，以将标记地址TAGOUT<n-1:0>的相应位和标记地址TAGADD<n-1:0>的相应位进行比较。当两个输入位相互一致时，XOR门551到554输出逻辑“0”，也就是低电平比较信号，当两个输入位相互不一致时，输出逻辑“1”，也就是高电平比较信号。从比较逻辑550输出的比较信号Z<n-1:0>被提供给输出电路560。

另一方面，保存在由行解码器520选择的空单元串580的空单元中的地址被提供给空读出放大器581。如上所表明的，空单元串580由SRAM单元串组成。如众所周知的，SRAM通过一对补充的信号线BL和/BL读出保存在单元中的数据。空读出放大器581向空比较逻辑582提供响应于使能信号EN的激活而读出的一对补充地址位D和DB。当使能信号EN被去激活时，空读出放大器581将该对地址位D和DB设置在低电平上。

空比较逻辑582由例如比较逻辑550的XOR门组成。由于来自空读出放大器581的该对地址位D和DB总有补充的值，所以，当从空读出放大器581输入该对地址位D和DB时，空比较逻辑582输出高电平空比较信号DZ。

输出电路560包括作为预充电晶体管的PMOS晶体管570、NMOS晶体管571到578，以及锁存器561。预充电晶体管570具有与电源电压相连的源极、与节点N2相连接的漏极和与空比较信号DZ相连接的栅极。第一晶体管571到574分别对应于比较逻辑550的XOR门551到554。第一晶体管571到574的每个具有与节点N2相连接的漏极、源极以及与来自相应XOR门的比较信号相连接的栅极。第二晶体管575到578分别与第一晶体管571到574相应。第二晶体管575到578的每个具有与相应的第一晶体管的源极相连接的漏极、与地电压相连接的源极以及与来自空比较逻辑582的空比较信号DZ相连接的栅极。锁存器561包括PMOS晶体管562和反相器563。

由于当使能信号EN被去激活时，来自空比较逻辑582的空比较信号DZ是低电平，所以节点N2通过预充电晶体管570预充电到电源电压。

行地址XADD、列地址YADD和标记地址TAGADD<n-1:0>被输入，而使能信号EN被激活，读出放大器和锁存器电路540读出并锁存保存在标记存储器单元阵列510中的标记地址TAGOUT<n-1:0>。同时，空读出放大器581响应于使能信号EN的激活而输出该对补充空地址位D和DB。

比较逻辑550比较读出的标记地址TAGOUT<n-1:0>和输入的标记地址TAGADD<n-1:0>，以输出比较信号Z<n-1:0>。空比较逻辑582输出高电平空比较信号DZ。

预充电晶体管570被关断，而第二晶体管575到578通过高电平空比较信号DZ开启。因此，节点N2保持在预充电电平或根据来自XOR门551到554的比较信号Z<n-1:0>放电。当所读出的标记地址TAGOUT<n-1:0>与输入的标记地址TAGADD<n-1:0>完全一致时，比较信号Z<n-1:0>处于低电平，以使节点N2维持在预充电电平上。当所读出的标记地址TAGOUT<n-1:0>与输入的标记地址TAGADD<n-1:0>之间的一个或多个位不一致时，节点N2通过与第一晶体管571到574中不一致的位相应的晶体管而放电。节点N2的电压电平通过锁存器561输出，作为命中信号nHIT。

由于读出放大器540和空读出放大器581响应于使能信号EN而同时操作，并且比较逻辑550和空比较逻辑582同时执行比较操作，所以，输出命中信号nHIT的时间点取决于读出放大器540读出操作的时间点和比较逻辑550的比较操作的时间点。因此，依据本发明的高速缓存命中逻辑500能使由图6中所示的输出电路560引起的时间延迟为最小。

依据图3中所示传统的高速缓存命中逻辑300，不能保证命中信号nHIT的可靠性，或者依据从比较逻辑350输出比较信号Y<n-1:0>的时间点和时钟信号CLK的周期之间的关系，对操作速度有所限制。

为了开启第二晶体管575到578，依据本发明的高速缓存命中逻辑500包括空单元串580、空读出放大器581和空比较逻辑582。由于空读出放大器540和空比较逻辑582的操作速度等于读出放大器和锁存器电路540以及比较逻辑550的操作速度，所以就保证了命中信号nHIT的可靠性，并且操作速度不受限制。

图7表示依据本发明的另一个实施例的高速缓存命中逻辑。不同于图5中表示的包括空单元串580的高速缓存命中逻辑500，图7中所示的高速缓存命中逻辑700不包括空单元串，并且电源电压和地电压分别与读出放大器780的两个输入端口连接。当使能信号EN被激活时，读出放大器780读出电源电压和地电压以输出一对补充信号，也就是空地址位D和DB。高速缓存命中逻辑700的其余电路的结构和操作与高速缓存命中逻辑500的其余电路的结构和操作相同。因此，在此不再重复对其说明。

依据图7中所示的高速缓存命中逻辑700，读出放大器和锁存器电路740响应于使能信号EN的激活，开始读出保存在标记存储器单元阵列710中的标记地址TAGOUT<n-1:0>的操作，同时，输出空地址位D和DB。因此，依据高速缓存命中逻辑700，就保证了命中信号nHIT的可靠性，并且操作速度不受限制。

如上所述，依据本发明，高速缓存命中逻辑确定高速缓存命中的速度和确定高速缓存命中的可靠性得到改善。

虽然参照优选实施例，对本发明进行了具体表示和说明，但是，本领域的普通技术人员将会理解在不脱离本发明附加权利要求所定义的精神和范围内，可以对本发明做形式和细节上的各种改变。

Claims (23)

1.一种高速缓冲存储器，包括：

以行和列排列来保存标记地址的标记存储器单元阵列；

用于选择行的行解码器；

用于选择列的列解码器；

读出放大器，用于响应于使能信号的激活，读出保存在由行解码器和列解码器选择的标记存储器单元阵列的单元中的标记地址，以及

比较电路，在使能信号激活之后，当读出放大器读出标记地址要求的时间已过了时，用于比较所读出的标记地址和输入的标记地址，以输出与比较结果相对应的命中信号。

2.如权利要求1所述的高速缓冲存储器，其中，在使能信号激活之后，当读出放大器读出标记地址要求的时间已过了时，比较电路激活输出使能信号。

3.如权利要求2所述的高速缓冲存储器，其中比较电路包括：

在列方向上排列成一行的空单元串；

空读出放大器，用于响应于使能信号，读出保存在由行解码器选择的空单元串的单元中一对补充空地址；以及

逻辑电路，当从空读出放大器输出该对补充空地址时，用于激活输出使能信号。

4.如权利要求3所述的高速缓冲存储器，其中空单元串是静态随机存取存储器(SRAM)单元串。

5.如权利要求3所述的高速缓冲存储器，其中比较电路还包括逻辑电路，用于比较所读出的标记地址和输入的标记地址，以输出比较信号。

6.如权利要求5所述的高速缓冲存储器，其中比较电路还包括：

预充电晶体管，由输出使能信号控制以对第一节点预充电；

第一晶体管，具有与第一节点相连接的漏极，源极以及由来自逻辑电路的比较信号控制的栅极；

第二晶体管，具有与第一晶体管的源极相连接的漏极、与地电压相连接的源极和与输出使能信号相连接的栅极；以及

锁存器电路，用于锁存第一节点的信号电平。

7.如权利要求5所述的高速缓冲存储器，其中，响应于使能信号的激活，由行解码器和列解码器来选择标记存储器单元阵列的多个单元。

8.如权利要求7所述的高速缓冲存储器，其中，响应于使能信号的激活，读出放大器读出保存在由行解码器和列解码器选择的多个单元中的标记地址位。

9.如权利要求8所述的高速缓冲存储器，其中逻辑电路比较所读出的标记地址位和多个输入的标记地址位，以输出与各位的比较结果相对应的多个比较信号。

10.如权利要求9所述的高速缓冲存储器，其中比较电路还包括：

预充电晶体管，由输出使能信号控制来对第一节点预充电；

第一晶体管阵列，具有与第一节点相连接的漏极、源极以及由来自逻辑电路的相应比较信号控制的栅极；

第二晶体管阵列，具有与第一晶体管阵列的相应晶体管的源极相连接的漏极、与地电压相连接的源极以及与输出使能信号相连接的栅极；以及

锁存器电路，用于锁存第一节点的信号电平。

11.如权利要求10所述的高速缓冲存储器，其中锁存器电路包括：

PMOS晶体管，具有与电源电压相连接的源极、与第一节点相连接的漏极、和栅极；以及

反相器，具有与第一节点相连接的输入端口以及与PMOS晶体管的栅极相连接的输出端口，以及

其中，从反相器输出端口输出的信号是命中信号。

12.一种高速缓冲存储器，包括：

以行和列排列来保存标记地址的标记存储器单元阵列；

用于选择行的行解码器；

用于选择列的列解码器；

读出放大器，用于响应于使能信号的激活，读出保存在由行解码器和列解码器选择的标记存储器单元阵列的单元中的标记地址；以及

比较逻辑，用于比较所读出的标记地址和输入的标记地址，以输出比较信号；

空单元串，排列在标记存储器单元阵列的列方向上；以及

空读出放大器，用于响应于使能信号的激活，读出保存在由行解码器选择的空单元中的空地址；

输出电路，当空读出放大器读出到空地址时，从比较逻辑输出比较信号，作为命中信号。

13.如权利要求12所述的高速缓冲存储器，其中空单元串是SRAM单元串。

14.如权利要求13所述的高速缓冲存储器，其中空读出放大器读出一对补充的空地址位。

15.如权利要求14所述的高速缓冲存储器，其中输出电路包括：

空比较逻辑，用于对由空读出放大器读出的该对补充空地址位进行相互比较，以输出空比较信号；以及

输出部分，用于响应于空比较信号，从比较逻辑输出比较信号作为命中信号。

16.如权利要求15所述的高速缓冲存储器，其中，当空比较信号在第一电平时，输出部分对第一节点预充电，当空比较信号在第二电平时，并且当来自比较逻辑的比较信号表示所读出的标记地址与输入的标记地址一致时，输出第一节点的预充电电平，作为命中信号。

17.如权利要求16所述的高速缓冲存储器，其中，当空比较信号在第二电平时，并且当来自比较逻辑的比较信号表示所读出的标记地址与输入的标记地址不一致时，输出部分对第一节点放电，并输出第一节点的放电电平，作为命中信号。

18.如权利要求15所述的高速缓冲存储器，其中比较逻辑和空比较逻辑由相同电路组成。

19.一种高速缓冲存储器，包括：

以行和列排列来保存标记地址的标记存储器单元阵列；

用于选择行的行解码器；

用于选择列的列解码器；

读出放大器，响应于使能信号的激活，读出保存在由行解码器和列解码器选择的标记存储器单元阵列的单元中的标记地址；

比较逻辑，用于比较所读出的标记地址和输入的标记地址，以输出比较信号；

空读出放大器，响应于使能信号的激活，接收电源电压和地电压以输出一对补充空地址信号；以及

输出电路，当空读出放大器输出该对补充空地址信号时，从比较逻辑输出比较信号作为命中信号。

20.如权利要求19所述的高速缓冲存储器，其中输出电路包括：

空比较逻辑，用于对从空读出放大器输出的该对补充空地址位进行相互比较，以输出空比较信号；以及

输出部分，用于响应于空比较信号，从比较逻辑输出比较信号作为命中信号。

21.如权利要求20所述的高速缓冲存储器，其中，当空比较信号在第一电平时，输出部分对第一节点预充电，当空比较信号在第二电平，并且当来自比较逻辑的比较信号表示所读出的标记地址与输入的标记地址一致时，输出第一节点的预充电电平作为命中信号。

22.如权利要求21所述的高速缓冲存储器，其中，当空比较信号在第二电平时，并且当来自比较逻辑的比较信号表示所读出的标记地址与输入的标记地址不一致时，输出部分对第一节点放电，并输出第一节点的放电电平作为命中信号。

23.如权利要求22所述的高速缓冲存储器，其中比较逻辑和空比较逻辑由相同电路组成。

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