JP2008010144A - 連想メモリセル、連想メモリセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置 - Google Patents

Abstract

【課題】検索動作時の低消費電力化を可能にする連想メモリセル、検索動作を低消費電力のもとで実行できる方策を講じて高速化を可能にする連想メモリセルアレイ、それを用いたアドレス検索メモリおよび使い勝手の優れたシステムＬＳＩたるネットワークアドレス検索装置を得ること。
【解決手段】連想メモリセルは、データ入出力を行う２つのビット線ＢＬ，ＺＢＬに接続され書き込まれたデータを保持する第１の記憶ノードおよび第２の記憶ノードを有するメモリセルと、２つのＭＯＳトランジスタ１０３，１０４からなる一致比較回路と、出力線１４１に接続され比較の結果不一致のときにプリチャージレベルから電荷引き抜きが行われ降下する出力線１５１の電位レベルが接地電位レベルに到達する以前の所定電位レベルで止まるようにするクランプ回路１５１とを備えている。
【選択図】 図１

Description

この発明は、連想メモリセル、連想メモリセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置に関するものである。

近年、インターネット利用者の増加、企業内ＬＡＮ構築の増加等に応えるために、ネットワークの中継点ルータでは、処理能力の向上を図るために、連想メモリ（Content Addressable Memory：ＣＡＭ）の一種であるＴＣＡＭ（Ternary ＣＡＭ）がアドレス検索装置として頻繁に使用されるようになってきている。以下に、図１５〜図２０を参照してＴＣＡＭについて説明する。なお、図１５は、アドレス検索用装置としてのＴＣＡＭが使用されるネットワークシステムの構成例を示す図である。図１６は、ハードウェア処理によるパケットの分類アルゴリズムを説明する図である。図１７は、ＴＣＡＭの基本構成および検索動作を説明する概念図である。図１８は、ＴＣＡＭの詳細構成を示すブロック図である。図１９は、図１８に示す従来のＴＣＡＭセルの構成を示す概念図である。

図１５は、非特許文献１に示されているシステム例である。図１５において、ネットワーク１６０１は、インターネットサービスプロバイダ（ＩＳＰ１）が管理している。このネットワーク１６０１には、中継点ルータ１６０２を介して企業内ネットワーク（Ｅ１）１６０３が接続され、また中継点ルータ１６０４を介して企業内ネットワーク（Ｅ２）１６０５が接続されている。

さらに、このネットワーク１６０１には、中継点ルータ１６０６を介してネットワークアクセスポイント（ＮＡＰ）１６０７が接続されている。ＮＡＰ１６０７には、インターネットサービスプロバイダ（ＩＳＰ２）が管理しているネットワーク１６０８と、インターネットサービスプロバイダ（ＩＳＰ３）が管理しているネットワーク１６０９とが接続されている。

以上の構成において、中継点ルータ１６０２，１６０４，１６０６では、受け取ったパケットのヘッダに記載されたルールをルックアップしてパケットの分類（Packet Classification）が行われる。例えば、中継点ルータ１６０６では、ＮＡＰ１６０７から受け取ったパケットについて、「このパケットは企業内ネットワーク（Ｅ１）に行け」とか、「このパケットは企業内ネットワーク（Ｅ１）ではない、企業内ネットワーク（Ｅ２）にホップせよ」、あるいは「このパケットはどこでもない」というように分類する。

パケットのヘッダには、このような様々の情報がルールという形で記載されており、中継点ルータ内で分類のための検索キーとなっている。中継点ルータ内では、送られてくる様々なパケットが持つルール全てについて、それぞれどのようなアクションかをルックアップし、どのルータに引き渡すか（ホップするか）などを瞬時に判断する必要がある。

パケットの分類（Packet Classification）にはいろいろな手法がある（非特許文献１参照）。今日、最も頻繁に使用されるのが、図１６に示すようなハードウェア処理によるパケットの分類アルゴリズムである。これには、ＴＣＡＭ（Ternary Content Addressable Memory）とよばれる特殊なハードウェアが使用される。

図１６において、ハードウェア処理によるパケットの分類アルゴリズムでは、ＴＣＡＭ１７０１と優先制御部（プライオリティエンコーダ）１７０２とアクションメモリ１７０３とが用いられる。

ＴＣＡＭ１７０１には、エントリ（ｅｎｔｒｙ）毎にルール（ｒｕｌｅ）が保持されている。今日のＴＣＡＭは、あまりに高価であるため、このように、各エントリにはルール名、つまりラベルだけを保持しているのが通常である。次に実施すべきアクションは、比較的安価なＤＲＡＭやＳＲＡＭなどで構成されるアクションメモリ１７０３に記憶されている。

ＴＣＡＭ１７０１では、入力ピンにパケットから行き先アドレスとしてあるルールが与えられると、その入力ピンに与えられたルールを内部で保持しているルールと一斉に並列に一致比較を開始する。そして、一致、あるいは最も近いもののエントリ番号（単数または複数）を出力する。例えば、ルール｛ｒｕｌｅ：Ｒ４，Ｒ５，Ｒ６｝が与えられると、エントリ番号＃３を出力する。

優先制御部１７０２では、ＴＣＡＭ１７０１の検索結果が複数あるとき、優先度の高いエントリとして番号の一番若いエントリをアクションメモリ１７０３に与える。アクションメモリ１７０３では、優先制御部１７０２から入力されたエントリについて次に行うべきアクションを探し出す。その結果、次のルータが指定され、パケットが転送される、など次にホップする。

ここで、例えばルールがＩＰアドレスである場合、“Ｘ”値（don't care）が用いられることがしばしばある。これは、一致比較の検索対象から外すという意味である。ＴＣＡＭ１７０１では、記憶値が“Ｘ”であれば無条件一致という判断をする。よって、ＴＣＡＭ１７０１の内部セルが記憶すべき情報も“０”“１”の他“Ｘ”も含めた３値となる。これがＴｅｒｎａｒｙ型ＣＡＭなる名前の由来である。

次に、図１７を参照して、ＴＣＡＭのハードウェア基本構成と検索の基本動作について説明する。図１７において、ＴＣＡＭでは、検索命令(サーチコマンド)のデータ列が配置されるサーチポート１８０１が設けられている。また、各エントリ（ｅｎｔｒｙ＃０〜＃ｎ）には、複数のＴＣＡＭセル１８０２が設けられている。そして、複数のＴＣＡＭセル１８０２は、サーチポート１８０１のデータ列と１対１対応に検索動作用ビット線（サーチ線）１８０３で接続されている。さらに、エントリ（ｅｎｔｒｙ＃０〜＃ｎ）毎に設けられる複数のＴＣＡＭセル１８０２は、共通に検索出力線（マッチ線）１８０４に接続されている。ＴＣＡＭセル１８０２は、上記したように、“０”“１”あるいは“Ｘ”の３値を記憶している。

検索動作時には、サーチコマンドが図示しない入力ピンに与えられると、サーチポート１８０１に転送され、サーチコマンドのデータ列が検索動作用ビット線１８０３上に配置され、各エントリの全てのＴＣＡＭセル１８０２に伝達される。これによって、全てのエントリにおいてデータ列とＴＣＡＭセル１８０２の保持データとの一致不一致の比較が一斉に開始される。

検索出力線１８０４は、検索動作開始前に“Ｈ”レベルにプリチャージされている。そして、通常、一致したＴＣＡＭセル１８０２が接続される検索出力線１８０４では、その“Ｈ”レベルがそのまま保持される。一方、不一致のＴＣＡＭセル１８０２が接続される検索出力線１８０４では、セル内のトランジスタを介して放電し、“Ｌ”レベルに引き下げされる。つまり、図１６に示すアドレス検索装置としてのＴＣＡＭ１７０１では、“Ｈ”レベルを保持する検索出力線１８０４のエントリ番号を調べて、そのエントリ番号を優先制御部１７０２に出力することが行われる。以上が、ＴＣＡＭ１７０１の役割である。

次に、図１８を参照してＴＣＡＭの詳細構成と検索動作等の概要とについて説明する。図１８に示すように、外部との接続ピンとして、データ入出力ピン１９０１と、命令制御ピン１９０２と、アドレス入力ピン１９０３と、検索結果出力ピン１９０４とを備えている。

命令制御ピン１９０２には、命令解読器１９２１が接続されている。命令制御ピン１９０２に与えられた命令が命令解読器１９２１にて解読され、その解読結果による動作指示が各部に通知されるようになっている。

アドレス入力ピン１９０３には、デコーダ１９３１が接続されている。デコーダ１９３１の出力端には、行デコーダ１９３２が接続されている。また、検索結果出力ピン１９０４には、検索エンコーダ１９４１の出力端が接続されている。

行デコーダ１９３２の各行出力端と検索エンコーダ１９４１の各行入力端との間に、複数のＴＣＡＭセル１９１０が横一列に配置されている。行デコーダ１９３２の各行出力端には、マスクデータ用ワード線１９３３と有効データ用ワード線１９４３とが設けられている。横一列に配置されている複数のＴＣＡＭセル１９１０は、それぞれマスクデータ用ワード線１９３３と有効データ用ワード線１９３４とに並列に接続されている。

そして、検索エンコーダ１９４１の各行入力端には、検索出力線（マッチ線）１９４２が設けられ、各検索出力線１９４２には、横一列に配置されている複数のＴＣＡＭセル１９１０が並列に接続されている。

データ入出力ピン１９０１には、複数のセンスアンプ１９１１と複数のサーチドライバ１９１２，１９１３とが接続されている。複数のセンスアンプ１９１１と複数のサーチドライバ１９１２，１９１３は、横一列に配置されている複数のＴＣＡＭセル１９１０の各列の一端側に１対１対応で設けられている。

複数のセンスアンプ１９１１のそれぞれには、書き込み、読み出し、およびリフレッシュの各動作を行うためのビット線１９１４，１９１５が設けられている。この２本のビット線１９１４，１９１５には、横一列に配置されている複数のＴＣＡＭセル１９１０の各列における複数のＴＣＡＭセル１９１０が並列に接続されている。

複数のサーチドライバ１９１２，１９１３のそれぞれには、検索動作用ビット線（サーチ線）１９１６，１９１７が設けられている。この２本の検索動作用ビット線１９１６，１９１７には、横一列に配置されている複数のＴＣＡＭセル１９１０の各列における複数のＴＣＡＭセル１９１０が並列に接続されている。

以上の構成において、まず、ＴＣＡＭセル１９１０にデータを書き込むときは、書き込みという命令が命令制御ピン１９０２に与えられる。そして、書き込みたいデータをデータ入出力ピン１９０１に与え、書き込みたいアドレス、エントリ番号をアドレス入力ピン１９０３に与える。

なお、書き込み命令に関してアドレス入力はあまり必要ではない。最終的に必要なものは、各ルール（入力データ）に対応する次のアクションであるから、データがＴＣＡＭのエントリに入力されるかよりも、ＴＣＡＭのエントリと次のアクションメモリへのルックアップさえ管理すればよいからである。したがって、空いているエントリに順にデータを入力し、どこのエントリにデータが書き込まれたかは、データ書き込み時に検索結果出力ピン１９０４にアドレス情報を出力すればよいことになる。

次に、書き込みデータは、センスアンプ１９１１に内蔵の書き込みバッファ回路によって２本のビット線１９１４，１９１５に伝達される。同時に、書き込みアドレスは、デコーダ１９３１を介して行デコーダ１９３２に入力され、所望のエントリにおけるＴＣＡＭセル１９１０に書き込みが行われる。

次に、検索動作についても説明する。サーチコマンド（ｓｅｒｔｃｈ）は、同じく命令制御ピン１９０２に与えられ、検索すべきデータ列もデータ入出力ピン１９０１に与えられる。検索時には、データ列はサーチドライバ１９１２，１９１３を経て検索動作用ビット線１９１６，１９１７に伝達される。このとき、検索出力線１９４２は、検索動作開始前に予め“Ｈ”レベルにプリチャージされている。

ＴＣＡＭセル１９１０では、保持データと検索動作用ビット線１９１６，１９１７の一致比較が行われる。そして、全てのデータ列が一致したエントリだけに接続される検索出力線１９４２が“Ｈ”レベルを保持する。１ビットでも不一致があれば、その検索出力線１９４２が接続されるエントリでは、その検索出力線１９４２のレベルをセル内のトランジスタを介して放電し“Ｌ”レベルに引き下げる。これは、ワイヤードオア処理によって行われる。

検索エンコーダ１９４１では、このようにしてデータ列が全て一致して“Ｈ”レベルを保持している検索出力線１９４２が見つけ出され、その“Ｈ”レベルを保持している検索出力線１９４２の属するエントリの番号が検索結果出力ピン１９０４から出力される。

次に、図１８に示す従来のＴＣＡＭセル１９１０は、例えば図１９に示すように構成されている。図１９において、従来のＴＣＡＭセル１９１０は、有効データ記憶セル２００１とマスクデータ記憶セル２００２とによる物理的に２つのセルの組み合わせによって、“１”“０”“Ｘ”の３値（ターナリ値）を保持するように構成されている。

有効データ記憶セル２００１とマスクデータ記憶セル２００２は、それぞれ、フリップフロップを構成するように逆並列接続された２つのインバータによって構成されている。

有効データ記憶セル２００１の一方の記憶端は、ＭＯＳトランジスタ２０１１のソース電極とＭＯＳトランジスタ２０１２のゲート電極とに接続され、他方の記憶端は、ＭＯＳトランジスタ２０１３のソース電極とＭＯＳトランジスタ２０１４のゲート電極とに接続されている。ＭＯＳトランジスタ２０１１のドレイン電極は、ビット線２０１５に接続されている。ＭＯＳトランジスタ２０１３のドレイン電極は、ビット線２０１６に接続されている。そして、ＭＯＳトランジスタ２０１１，２０１３のゲート電極は共通に有効データ用ワード線２０１７に接続されている。また、ＭＯＳトランジスタ２０１２，２０１４は、直列に接続され、一端は検索動作用ビット線２０１８に接続され、他端は検索動作用ビット線２０１９に接続されている。

また、マスクデータ記憶セル２００２の一方の記憶端は、ＭＯＳトランジスタ２０２１のソース電極に接続され、他方の記憶端は、ＭＯＳトランジスタ２０２２のソース電極とＭＯＳトランジスタ２０２３のゲート電極とに接続されている。ＭＯＳトランジスタ２０２１のドレイン電極は、ビット線２０２４に接続され、ＭＯＳトランジスタ２０２３のドレイン電極は、ビット線２０２５に接続されている。そして、ＭＯＳトランジスタ２０２１，２０２２のゲート電極は共通にマスクデータ用ワード線２０２６に接続されている。ＭＯＳトランジスタ２０２３のソース電極は接地され、ドレイン電極は、ＭＯＳトランジスタ２０２７のソース電極に接続されている。ＭＯＳトランジスタ２０２７のゲート電極は、直列接続されたＭＯＳトランジスタ２０１２，２０１４の接続端に接続され、ドレイン電極は、検索出力線２０３０に接続されている。

このように、従来のネットワークアドレス検索装置（ＬＳＩ）で用いるＴＣＡＭセルは、図１９に示すように、“１”“０”“Ｘ”の３値を表現するために、例えば１６個のＭＯＳトランジスタを用いて物理的に２つのＳＲＡＭ（スタティックランダムアクセスメモリ）セルと検索（一致比較）するセルとを構成するようにしている。

このＴＣＡＭセルでの検索動作は、次式で表現される。
If ([val=1'b0]&&[mas=1'b1]) then WORD<=1'b0;
If ([val=1'b1]&&[mas=1'b1]) then WORD<=1'b1;
If ([val=1'bx]&&[mas=1'b0]) then WORD<=1'bx;
すなわち、マスクデータ記憶セル２００２に保持されるマスクビット（Maskビット）が“１”であれば、有効データ記憶セル２００１に保持される有効ビット（validビット）と検索動作用ビット線２０１８，２０１９との一致不一致が比較され、検索結果が検索出力線２０３０に出力される。マスクデータ記憶セル２００２に保持されるマスクビット（Maskビット）が“０”のときは、ＭＯＳトランジスタ２０２３，２０２７がＯＮ動作をしないので、検索出力線２０３０は絶対に接地（ＧＮＤ）レベルに接続されることはない。

IEEE Network Mar/Apr2001 Algorithms for Packet Classification

しかしながら、従来のＴＣＡＭセルには、次のような問題がある。まず、従来のＴＣＡＭセルは、図１９に示すように、例えば、１６個のＭＯＳトランジスタを用いて物理的に２つのＳＲＡＭセルと検索（一致比較）するセルとを構成するようにしているので、１セルあたりの占有面積が大きく、ＬＳＩシリコン上に大容量搭載ができないという問題がある。高々９Ｍビットの容量しか確保できないのが実状である。このことは、今日のＳＲＡＭが６個のＭＯＳトランジスタで構成され、ＤＲＡＭ（ダイナッミクランダムアクセスメモリ）が１個のＭＯＳトランジスタと１個のキャパシタ素子とで構成されていることと比較すると明らかである。

また、図２０は、上述した検索動作を理解し易いように図示したものである。図２０に示すＴＣＡＭセルアレイ２１０１は、図１８に示した各行に横一列に配置される複数のＴＣＡＭセル１９１０の全行数分で構成される。サーチドライバ２１０２は、図１８に示したサーチドライバ１９１２，１９１３をまとめて示したものである。サーチドライバ２１０２には、各列に配置される複数のＴＣＡＭセル毎に、検索動作用ビット線たるサーチ線ＳＬが設けられている。また、各行に横一列に配置される複数のＴＣＡＭセル毎に、検索出力線たるマッチ線ＭＬが設けられている。

図２０において、従来の検索動作では、検索データをサーチ線ＳＬによって全てのＴＣＡＭセルに対して一斉に並列に与える。その結果、全てのＴＣＡＭセルは、全てのマッチ線ＭＬを駆動する。すなわち、読み出し、書き込みというメモリの基本動作は、通常メモリ全体のうちの限られた１部分について行われるが、それとは違って検索動作は、全てのＴＣＡＭセルについて、垂直方向、水平方向が動作対象となる。このため消費電力が例えば４Ｍビット容量のものでは６Ｗ、９Ｍビット容量のものでは１０Ｗに達する場合があるなど極めて大きくなる。この点も大容量搭載を困難にする原因となっている。加えて、消費電力が大きいことは、検索動作の高速化を図ったネットワークアドレス検索装置としてのシステムＬＳＩの実現を困難にしているという問題がある。

さらに、従来のＴＣＡＭは、一般に、図１６に示したＴＣＡＭ１７０１と優先制御部（プライオリティエンコーダ）１７０２とを含み、ＴＣＡＭ内部で、優先順位の高いものほどエントリ番号の小さいほうに書き並べ得るようになっている。したがって、従来のＴＣＡＭでは、検索動作において複数のエントリでヒットが生じた場合には、優先順位の高いもの、すなわちエントリ番号の小さいものを出力する。また、例えば誰もアクセスしなくなったＩＰアドレスなどは随時消去され（エージング（Ageing）という）、再度優先順位の高いものから順に並び替えが行われる。

このアドレスの再配置(re-addressing)は、実は非常にオーバヘッドの大きい作業である。全てのエントリに対してデータの書き換えを実行しなければならないからである。また、この期間中、検索動作は受け付けられない。これらの問題点を解消するため、例えば図２１に示すように構成することが考えられる。図２１は、従来のＴＣＡＭを用いてアドレス再配置時の問題を解決する場合の構成例を示すブロック図である。

図２１において、ＴＣＡＭ２２０１，２２０２は、上記したように図１６に示したＴＣＡＭ１７０１と優先制御部（プライオリティエンコーダ）１７０２とを含むものである。ＴＣＡＭ２２０１は、アドレスデコーダ２２０３を介して書き込み線(Write)２２０４と検索線(Search)２２０５に接続されている。同様に、ＴＣＡＭ２２０２は、アドレスデコーダ２２０６を介して書き込み線(Write)２２０４と検索線(Search)２２０５に接続されている。

この構成によれば、ＴＣＡＭ２２０１，２２０２のそれぞれに同じデータの書き込みが行われる。そして、優先順位の書き換えが発生すれば、例えばＴＣＡＭ２２０１に対してのみ書き換えを実行する。その期間中ＴＣＡＭ２２０２に対して検索を許容することができ、検索結果が出力される。勿論、検索は書き換え以前の古いデータに対してのみの実行となる。次いで、ＴＣＡＭ２２０１に対しての書き換えが完了した時点で、今度は検索ポートをＴＣＡＭ２２０２からＴＣＡＭ２２０１に移して実行する。書き換えが必要なときには、書き換えをＴＣＡＭ２２０２に対して実行することができる。検索命令は、書き換え命令と関係なく連続して実行できる。

しかしながら、図２１に示す構成では、ＴＣＡＭ自体が非常に高価なハードウェアであるにもかかわらず複数必要とするので、一層高価なものになる。また、近年のネットワークシステムの要求に対して検索スピードが追いついていないが、上記の消費電力が大きいので、改善が非常に困難であるという問題がある。

すなわち、今日のＴＣＡＭハードウェアで実現できる検索スピードは、せいぜい１００Ｍｐｐｓ（１００メガパケット毎秒）程度であるが、市場要求として例えば４０ＧＬＡＮでは、（４０Ｇビット／２０バイト）＝２５０ＭＨｚ、すなわち、２５０Ｍｐｐｓ（２５０メガパケット毎秒）であり、現行性能の２５倍は必要である。

さらに加えて、従来のＴＣＡＭは、一般に、図１６に示したＴＣＡＭ１７０１と優先制御部（プライオリティエンコーダ）１７０２とを含めてＬＳＩ化した構成であり、アクションメモリ１７０３までを含めたシステムＬＳＩとはなっていない。したがって、従来では、システムボード上に、ＴＣＡＭ１７０１と優先制御部（プライオリティエンコーダ）１７０２とを含めたＴＣＭＡＬＳＩと、アクションメモリ１７０３のみからなるアクションメモリＬＳＩとを配置し、ＴＣＭＡＬＳＩでの検索結果をエンコードし、それをアクションメモリＬＳＩに入力する構成となるので、アプリケーション上、使い勝手の悪いものになっているという問題もある。

この発明は、上記に鑑みてなされたものであり、検索動作時の低消費電力化を可能にする連想メモリセル、検索動作を低消費電力のもとで実行できる方策を講じて高速化を可能にする連想メモリセルアレイ、それを用いたアドレス検索メモリおよび使い勝手の優れたシステムＬＳＩたるネットワークアドレス検索装置を得ることを目的とする。

上述した目的を達成するために、この発明にかかる連想メモリセルは、データ入出力を行う２つのビット線に接続され、書き込まれたデータを保持する第１の記憶ノードおよび第２の記憶ノードを有するメモリセルと、ゲート電極が前記２つの記憶ノードにそれぞれ接続され、一方の信号電極が検索データを与える２つのサーチ線の対応するサーチ線に接続され、他方の信号電極が出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成され、前記２つのサーチ線に供給される検索データと前記２つの記憶ノードの保持データとの一致比較を行い、一致するとき前記出力線をプリチャージレベルに維持し、不一致のとき前記出力線をプリチャージレベルから引き下げる動作を行う一致比較回路と、前記２つのサーチ線および前記出力線のプリチャージレベルは、それぞれ、動作電源レベルから所定値だけ下がったレベルであり、比較の結果不一致のときに前記プリチャージレベルから電荷引き抜きが行われ降下する前記出力線の電位レベルが接地電位レベルに到達する以前の所定電位レベルで止まるようにするレベル維持手段とを備えたことを特徴とする。

この発明によれば、レベル維持手段によって、２つのサーチ線および出力線の動作電圧範囲を狭い範囲内に制限できるので、検索動作時の消費電力を小さくすることができるという効果を奏する。また、レベル維持手段によって、出力線は、比較の結果不一致のときに接地電位レベルになることはないので、比較の結果一致を示しているＭＯＳトランジスタの動作閾値を高めることができ、誤動作を生じないようにすることができるという効果も奏する。

以下に図面を参照して、この発明にかかる連想メモリセル、連想メモリセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１による連想メモリセルとして、ＴＣＡＭセルの構成を示す回路図である。図１において、連想メモリセルであるＴＣＡＭセルは、４つのＭＯＳトランジスタ１０１，１０２，１０３，１０４と、２つのキャパシタ素子１０５，１０６とを備えている。このうち、ＭＯＳトランジスタ１０１とキャパシタ素子１０５、およびＭＯＳトランジスタ１０２とキャパシタ素子１０６は、それぞれダイナミック型メモリセルを構成し、ＭＯＳトランジスタ１０３，１０４は一致比較回路を構成している。ビット線（ＢＬ）１１１とビット線（ＺＢＬ）１１２は、書き込み動作、読み出し動作およびリフレッシュ動作を行うビット線である。

一方のビット線（ＢＬ）１１１には、ＭＯＳトランジスタ１０１のドレイン電極が接続され、ＭＯＳトランジスタ１０１のソース電極には、キャパシタ素子１０５の蓄積ノードが接続されている。また、他方のビット線（ＺＢＬ）１１２には、ＭＯＳトランジスタ１０２のドレイン電極が接続され、ＭＯＳトランジスタ１０２のソース電極には、キャパシタ素子１０６の蓄積ノードが接続されている。そして、ＭＯＳトランジスタ１０１，１０２のゲート電極は、それぞれ、書き込み動作、読み出し動作およびリフレッシュ動作を行うワード線（ＷＬ）１２１に接続されている。

また、電位レベルが相補的に変化するサーチ線（ＳＬ）１３１とサーチ線（ＺＳＬ）１３２は、検索動作用のビット線である。マッチ線（ＭＬ）１４１は、検索結果を出力するための出力線である。ＭＯＳトランジスタ１０３のゲート電極は、キャパシタ素子１０５の蓄積ノードに接続され、ドレイン電極は、サーチ線（ＳＬ）１３１に接続されている。また、ＭＯＳトランジスタ１０４のゲート電極は、キャパシタ素子１０６の蓄積ノードに接続され、ドレイン電極は、サーチ線（ＺＳＬ）１３２に接続されている。そして、ＭＯＳトランジスタ１０２，１０３のソース電極は、それぞれマッチ線（ＭＬ）１４１に接続されている。

この構成によれば、２つのダイナミック型セルメモリにて、“１”“０”“Ｘ”の３値が保持できる。すなわち、
If ([1a=1'b0]&&[1b=1'b1]) then WORD<=1'b0;
If ([1a=1'b1]&&[1b=1'b0]) then WORD<=1'b1;
If ([1a=1'b0]&&[1b=1'b0]) then WORD<=1'bx;
と表現することができる。

３値データの書き込みは、ワード線（ＷＬ）１２１を高レベル（以下「“Ｈ”レベル」という）にし、ビット線（ＢＬ）１１１とビット線（ＺＢＬ）１１２とを、“Ｈ”レベルと低レベル（以下「“Ｌ”レベル」という）とに変化させることによって行う。例えば、“１”の書き込みは、ビット線（ＢＬ）１１１を“Ｈ”レベル、ビット線（ＺＢＬ）１１２を“Ｌ”レベルにして行う。“０”の書き込みは、ビット線（ＢＬ）１１１を“Ｌ”レベル、ビット線（ＺＢＬ）１１２を“Ｈ”レベルにして行う。“Ｘ”の書き込みは、ビット線（ＢＬ）１１１を“Ｌ”レベル、ビット線（ＺＢＬ）１１２を“Ｌ”レベルにして行う。

検索データは、“Ｈ”レベルと“Ｌ”とからなり、サーチ線（ＳＬ）１３１とサーチ線（ＺＳＬ）１３２から入力する。ＭＯＳトランジスタ１０３，１０４による一致比較回路にて、セルの保持データとの一致比較が行われる。その比較結果（検索結果）がマッチ線（ＭＬ）１４１に出力される。

ここに、サーチ線（ＳＬ）１３１、サーチ線（ＺＳＬ）１３２およびマッチ線（ＭＬ）１４１は、それぞれ検索動作の開始前にプリチャージされるが、この実施の形態でのプリチャージレベルは、Ｖｃｃレベルではなく、閾値Ｖｔｈだけ下がったＶｃｃ−Ｖｔｈのレベルになっている。

そして、一致比較の結果（検索結果）、一致した場合には、一致比較回路では、そのマッチ線（ＭＬ）１４１のレベルをプリチャージレベルであるＶｃｃ−Ｖｔｈのレベルに保持する。一方、不一致となったときは、一致比較回路では、そのマッチ線（ＭＬ）１４１の電荷を引き抜き、接地（ＧＮＤ）レベルに引き下げる動作が行われる。このとき、この実施の形態では、マッチ線（ＭＬ）１４１にクランプ回路１５１が設けられ、不一致となったマッチ線（ＭＬ）１４１が完全に接地（ＧＮＤ）レベルまで落ち込まないようにしている。

クランプ回路１５１は、ＭＯＳトランジスタＱによって構成されている。すなわち、ＭＯＳトランジスタＱのソース電極とゲート電極は、それぞれ電源に接続され、ドレイン電極は、マッチ線（ＭＬ）１４１に接続されている。これによって、例えば、（１／２）Ｖｃｃのレベルで止まるようになっている。

次に、図１〜図４を参照して、実施の形態１による連想メモリセルであるＴＣＡＭセルの動作について説明する。なお、図２は、図１に示すＴＣＡＭセルにて行われる読み出し動作、書き込み動作の説明図である。図３は、図１に示すＴＣＡＭセルにて行われる検索動作の説明図である。図４は、図１に示すＴＣＡＭセルの動作タイムチャートである。

まず、図２を参照して読み出し動作、書き込み動作の説明を行う。図２では、Ｍ×ＮビットのＴＣＡＭセルアレイ２０１に対し、ワード線ＷＬを制御する行デコーダ２０２と、ビット線ＢＬを制御するセンスアンプ２０３と、選択する列の指示をセンスアンプ２０３に与える列デコーダ２０４とが設けられている。センスアンプ２０３には、Ｉ／Ｏバス２０５が接続されている。なお、ビット線ＢＬは、図１に示した一対のビット線（ＢＬ，ＺＢＬ）をまとめて示している。

以上の構成において、読み出し動作では、まず、行デコーダ２０２によってＭ本のワード線ＷＬのうちの１つを操作して行選択が行われる。ワード線ＷＬの活性化によって、それに接続されるＴＣＡＭセルでは、それぞれの保持データによってビット線ＢＬが“Ｈ”レベルまたは“Ｌ”レベルに僅かながら駆動される。センスアンプ２０３は、列デコーダ２０４が選択した列におけるビット線ＢＬの電位レベルを高速に増幅する。その結果、センスアンプ２０３からＩ／Ｏバス２０５に、Ｎ対のビット線ＢＬ中の一対のビット線ＢＬのデータが送り出される。書き込み動作では、Ｉ／Ｏバス２０５から送られてきたデータが、以上説明したのと同様の手順でＴＣＡＭセルアレイ２０１に書き込まれる。

次に、図３を参照して検索動作を説明する。図３では、２ビット長の２エントリ分の４個のＴＣＡＭセル３０１，３０２，３０３，３０４が示されている。行方向のＴＣＡＭセル３０１，３０２は、第１エントリのワード線ＷＬ＿０とマッチ線ＭＬ＿０に接続されている。また、行方向のＴＣＡＭセル３０３，３０４は、第２エントリのワード線ＷＬ＿１とマッチ線ＭＬ＿１に接続されている。列方向のＴＣＡＭセル３０１，３０３は、ビット線ＢＬ＿０，ＺＢＬ＿０，サーチ線ＳＬ＿０，ＺＳＬ＿０に接続されている。また、列方向のＴＣＡＭセル３０２，３０４は、ビット線ＢＬ＿１，ＺＢＬ＿１，サーチ線ＳＬ＿１，ＺＳＬ＿１に接続されている。なお、マッチ線ＭＬ＿０，ＭＬ＿１には、図示してないが、図１に示したクランプ回路１５１が設けられている。ここで、ＴＣＡＭセル３０１，３０３に上位ビットが保持され、ＴＣＡＭセル３０２，３０４に下位ビットが保持されているとする。

検索動作においては、前準備として、サーチ線とマッチ線が共に“Ｈ”レベルにプリチャージされる。前述したように、プリチャージレベルは、サーチ線とマッチ線が共にＶｃｃ−Ｖｔｈのレベルである。これは、“Ｈ”レベルと“Ｌ”レベルの充放電を繰り返した場合の消費電力低減を図るための措置である。

この状態で検索を開始する。つまり、検索データをＳＬ＿０，ＺＳＬ＿０と、ＳＬ＿１，ＺＳＬ＿１とにそれぞれ与える。今、ＳＬ＿０＝“Ｈ”，ＺＳＬ＿０＝“Ｌ”，ＳＬ＿１＝“Ｌ”，ＺＳＬ＿１＝“Ｈ”なるデータを与える。第１エントリにおいては、ＴＣＡＭセル３０１では、“Ｈ”“Ｌ”が保持され、ＴＣＡＭセル３０２では、“Ｌ”“Ｈ”が保持されているとすると、比較の結果は一致する（図３では、ｐａｓｓ，ｐａｓｓと表示されている）。したがって、マッチ線ＭＬ＿０は、プリチャージレベルVｃｃ−Ｖｔｈを保持する。

一方、第１エントリにおいては、ＴＣＡＭセル３０３では，“Ｈ”“Ｌ”が保持され、ＴＣＡＭセル３０４では、“Ｈ”“Ｌ”が保持されているとすると、比較の結果、ＴＣＡＭセル３０３では、一致する（ｐａｓｓと表示）が、下位ビットのＴＣＡＭセル３０４では、一致しない（ｆａｉｌと表示）。その結果、マッチ線ＭＬ＿１にプリチャージされていた電荷がＴＣＡＭセル３０４の一致比較回路を介してサーチ線ＳＬ＿１，ＺＳＬ＿１側に放電されることが開始され、マッチ線ＭＬ＿１の電位は、プリチャージレベルＶｃｃ−Ｖｔｈから接地（ＧＮＤ）レベルに向けて降下を始める。

ここで、マッチ線ＭＬ＿１の電荷が完全に放電され、電位が接地（ＧＮＤ）レベルになってしまうと、マッチ線ＭＬ＿１に接続される上位ビット、つまりＴＣＡＭセル３０３においては、セル判定が一致（ｐａｓｓ）であるとしてＯＦＦ動作をしている一致比較回路のＭＯＳトランジスタがＯＮ動作を行い、当該ＭＯＳトランジスタを介してマッチ線ＭＬ＿１とサーチ線ＳＬ＿０またはサーチ線ＺＳＬ＿０との間に電流パスが生じてしまう。

ところが、この実施の形態では、マッチ線ＭＬ＿１に設けたクランプ回路１５１（図１参照）によってマッチ線ＭＬ＿１は、接地（ＧＮＤ）レベルにはならず、例えば（１／２）Ｖｃｃまで降下してそのレベルを維持するようになっている。その結果、今の例で言えば、ＴＣＡＭセル３０３では、一致比較回路のＭＯＳトランジスタのソース電位が（１／２）Ｖｃｃとなる。そして、そのＭＯＳトランジスタの動作閾値は、トランジスタの基板効果によって上昇するので、ＯＮ動作を行わず、誤動作は生じないことになる。

図４は、以上説明した書き込み動作、読み出し動作および検索動作をまとめて示したタイムチャートである。図４において、（１）：各動作は、クロックＣＫに従って順々に実行される。（２）：命令ＯＰとして、書き込み命令Ｗが４つ連続し、その後サーチ（検索）命令Ｓが４つ連続している場合が示されている。（３）：ワード線ＷＬは、書き込み命令Ｗに応答してＭＯＳレベルである“Ｈ”レベルと“Ｌ”になる。つまり、ＭＯＳレベルの振幅である。（４）：同時に、ビット線ＢＬ（ＺＢＬ）は、“Ｈ”レベルと“Ｌ”レベルとに相補的に変化する。これも、ＭＯＳレベルの振幅である。（５）サーチ線ＳＬ（ＺＳＬ）は、プリチャージレベルがＶｃｃ−Ｖｔｈのレベルにあり、サーチ（検索）命令Ｓに応答して、Ｖｃｃ−Ｖｔｈレベルと接地（ＧＮＤ）レベルの間で相補的に変化する。つまり、ＭＯＳレベルの振幅よりも遙かに小さい振幅で変化する。（６）：マッチ線ＭＬも同様に、プリチャージレベルがＶｃｃ−Ｖｔｈのレベルにあり、比較結果に応じて、Ｖｃｃ−Ｖｔｈレベルと接地（ＧＮＤ）レベルの間で変化する。つまり、ＭＯＳレベルの振幅よりも遙かに小さい振幅で変化する。（７）：次段には、マッチ線ＭＬのレベルを本来のＭＯＳレベルに増幅してから伝達される。

このように、実施の形態１によれば、ＴＣＡＭセルを、４個のＭＯＳトランジスタと２個のキャパシタ素子とによって構成したので、セルの占有面積を小さくすることができ、ＬＳＩ化したときにＴＣＡＭセルの大容量搭載が可能となる。具体的には、従来例（図１８）と同じデザインテクノロジーであれば、約４倍の容量搭載が可能である。例えば、０．１３μｍテクノロジーであれば、従来例ではおおよそ９Ｍビットまでであるが、実施の形態１によれば、おおよそ２７Ｍビットまで容量搭載が可能である。

そして、レベル維持手段であるクランプ回路１５１を設けたので、次のような作用・効果が得られる。まず、サーチ線とマッチ線は、動作電圧値範囲を制限し低電圧振幅で動作するので、検索動作時の消費電力低減を図ることができる。また、マッチ線は、比較の結果が不一致のときに接地電位レベルにならないので、比較の結果、一致しているＭＯＳトランジスタの動作閾値を高めることができ、誤動作を生じないようにすることができる。

実施の形態２．
図５は、この発明の実施の形態２による連想メモリセルとして、ＴＣＡＭセルの構成を示す回路図である。なお、図５では、図１に示したＴＣＡＭセルと同一構成ないしは同等である構成部分には同一符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。

図５に示すように、この実施の形態２による連想メモリセルであるＴＣＡＭセルは、図１に示したクランプ回路１５１に代えて、一致比較回路（ＭＯＳトランジスタ１０３，１０４）とマッチ線（ＭＬ）１４１との間に、電流制限回路５０１が設けられている。その他は、図１に示した構成と同様である。

電流制限回路５０１は、ＭＯＳトランジスタ１０３とマッチ線（ＭＬ）１４１との間に設けられるＭＯＳトランジスタ５１１と、ＭＯＳトランジスタ１０４とマッチ線（ＭＬ）１４１との間に設けられるＭＯＳトランジスタ５１２とで構成されている。ＭＯＳトランジスタ５１１，５１２のゲート電極は、共通に、マッチ線（ＭＬ）１４１に接続されている。

この構成によれば、検索動作時に、一致比較回路（ＭＯＳトランジスタ１０３，１０４）にて不一致と判定され、マッチ線（ＭＬ）１４１の電荷引き抜きが開始され、マッチ線（ＭＬ）１４１の電位が下がると、電流制限回路５０１によって一致比較回路（ＭＯＳトランジスタ１０３，１０４）を流れる電流が制限されるので、実施の形態１で説明したように、マッチ線（ＭＬ）１４１の電位を接地（ＧＮＤ）レベルではなく、例えば（１／２）Ｖｃｃのレベルで保持することができる。したがって、実施の形態１と同様に、検索動作時の消費電力低減および誤動作防止の作用・効果が得られる。

実施の形態３．
図６は、この発明の実施の形態３による低電力消費型検索動作を実現する連想メモリセルアレイとして、ＴＣＡＭセルアレイの構成を示すブロック図である。この実施の形態３では、実施の形態１（図１）または実施の形態２（図５）にて示したＴＣＡＭセルによるＴＣＡＭセルアレイ全体を例えば４つのサブアレイに分割し、検索動作をサブアレイ毎に実行するが、その際にマッチ線を順々に間引く、つまり階層的に間引くことで、低電力消費型検索動作を実現する構成例が示されている。

図６において、ＴＣＡＭセルアレイ全体が、例えば２８８ビットで構成される場合に、［２８７：２１６］［２１５：１４４］［１４３：７２］［７１：０］の４つのサブアレイに分割されている。図６では、サブアレイ［２８７：２１６］をステージ１、サブレイ［２１５：１４４］をステージ２、サブアレイ［１４３：７２］をステージ３、サブアレイ［７１：０］をステージ４と称している。そして、各ステージはいわゆるパイプライン方式で連結されている。

ステージ１では、プリチャージ線６０１と電源線とにＡＮＤゲート６１１の入力端が接続され、ＡＮＤゲート６１１の出力端がＭＯＳトランジスタ６１２のゲート電極に接続されている。ＭＯＳトランジスタ６１２のソース電極は電源に接続され、ドレイン電極はマッチ線ＭＬに接続されている。これによって、マッチ線ＭＬは、検索動作開始前にＶｃｃ−Ｖｔｈのレベルにプリチャージされる。マッチ線ＭＬは、増幅器６１３の正相入力端（＋）に接続され、増幅器６１３の逆相入力端（−）には、基準電圧ｒｅｆが与えられている。

このステージ１では、［２８７：２１６］の全ビット群のエントリについて検索動作が行われる。一致したマッチ線ＭＬは、Ｖｃｃ−Ｖｔｈのレベルを保持しているので、そのマッチ線ＭＬが接続される増幅器６１３は出力をＭＯＳレベルの“Ｈ”レベルにする。一方、不一致となったマッチ線ＭＬではレベル降下が生じ、Ｖｃｃ−Ｖｔｈのレベルから例えば（１／２）Ｖｃｃのレベルに低下すると、そのマッチ線ＭＬが接続される増幅器６１３は出力をＭＯＳレベルの“Ｌ”レベルにする。

ステージ１と次のステージ２とを連結するプリチャージステージでは、増幅器６１３の出力を受けるパイプラインレジスタ６２２と、パイプラインレジスタ６２２の出力端とプリチャージ線６２１とが接続されるＡＮＤゲート６２３とが設けられている。パイプラインレジスタ６２２は、対応する増幅器６１３の出力が“Ｈ”レベルのときは、出力を“Ｈ”レベルにし、対応する増幅器６１３の出力が“Ｌ”レベルのときは、出力を“Ｌ”レベルにする。したがって、複数のＡＮＤゲート６２３のうち、“Ｈ”レベルを出力しているパイプラインレジスタ６２２に対応しているＡＮＤゲート６２３のみが出力を“Ｈ”レベルにする。

ステージ２では、ＭＯＳトランジスタ６２４と増幅器６２５とが設けられている。ＭＯＳトランジスタ６２４のゲート電極はＡＮＤゲート６２３の出力端に接続され、ソース電極は電源に接続され、ドレイン電極はマッチ線ＭＬに接続されている。マッチ線ＭＬは、増幅器６２５の正相入力端（＋）に接続され、増幅器６２５の逆相入力端（−）には、基準電圧ｒｅｆが与えられている。そして、パイプラインレジスタ６２２の出力端が増幅器６２５の制御信号入力端に接続されている。

つまり、このステージ２では、複数のパイプラインレジスタ６２２のうち、出力を“Ｈ”レベルにしているパイプラインレジスタ６２２の出力を受けたＡＮＤゲート６２３に関わるマッチ線ＭＬのみがプリチャージされる。そして、そのマッチ線ＭＬが接続される増幅器６２５のみが増幅動作を行い、検索結果を次段のステージ３に伝達する。したがって、ステージ２では、［２１５：１４４］の全ビット群のエントリについて検索動作が実行されるのではなく、前段のステージ１において一致判定が行われたマッチ線ＭＬについてのみ、検索動作が実行されることになる。このとき、前段のステージ１において不一致判定が行われたマッチ線ＭＬは、（１／２）Ｖｃｃレベルを維持し、サーチ線（ＳＬ，ＺＳＬ）の電位変化に影響されないので、誤動作が生ずることはない。

ステージ２と次のステージ３と連結するプリチャージステージでは、増幅器６２５の出力を受けるパイプラインレジスタ６３２と、パイプラインレジスタ６３２の出力端とプリチャージ線６３１とが接続されるＡＮＤゲート６３３とが設けられている。ステージ３以降は、図示省略したが、同様の構成になっている。

次に、図７を参照して実施の形態３による低消費電力型検索動作について説明する。図７では、図６と同様に、ＴＣＡＭセルアレイ全体が、例えば２８８ビットで構成される場合に、［２８７：２１６］［２１５：１４４］［１４３：７２］［７１：０］の４つのサブアレイに分割され、サブアレイ［２８７：２１６］をステージ１、サブアレイ［２１５：１４４］をステージ２、サブアレイ［１４３：７２］をステージ３、サブアレイ［７１：０］をステージ４と称している。そして、各ステージはいわゆるパイプライン方式で連結されている。

図７において、ステージ１では、［２８７：２１６］の全ビット群のエントリについて、全サーチ線および全マッチ線を対象として検索動作が行われる。そして、ステージ１において一致判定のなされたマッチ線ＭＬが検出され、それがプリチャージステージを介してステージ２に伝達される。

ステージ２では、［２１５：１４４］の全ビット群のうち、ステージ１にて一致判定のなされたマッチ線に関わるエントリについて検索動作が行われ、一致するマッチ線の絞り込みが行われ、その絞り込みが行われたマッチ線がステージ３に伝達される。

このように、ステージ２では、［２１５：１４４］の全ビット群を検索対象とはしないので、消費電力の低減が図られる。ステージ３では、さらに対象となるマッチ線の絞り込みが行われるので、ステージ３，４においても同様に消費電力の低減が図られる。このように、階層的に消費電力の低減が図られる。

ここで、検索動作において消費する電力の内訳は、大きく３つの成分からなる。第１はサーチ線の充放電（ａ）である。第２はマッチ線の充放電（ｂ）である。第３はアンプの活性化（ｃ）である。この内訳で区分して消費電力を示すと次のようになる。

今、ＴＣＡＭセルアレイがビット［２８７：０］のＮエントリからなるとして、例えばステージ１の検索においてＮエントリのうち、２０エントリがヒット（一致）し、ステージ２では１０エントリがヒットし、ステージ３では３エントリがヒットし、ステージ４で１エントリが最終的に検索データ２８８ビットと一致したとする。

この場合の消費電力は、次のようになる。ステージ１では［Ｎエントリ×２８８ビット］ａ＋［Ｎエントリ×２８８ビット］ｂ＋［Ｎエントリ×２８８ビット］ｃとなる。ステージ２では［Ｎエントリ×２８８ビット］ａ＋［２０エントリ×２８８ビット］ｂ＋［２０エントリ×２８８ビット］ｃとなる。ステージ３では［Ｎエントリ×２８８ビット］ａ＋［１０エントリ×２８８ビット］ｂ＋［１０エントリ×２８８ビット］ｃとなる。ステージ４では［Ｎエントリ×２８８ビット］ａ＋［３エントリ×２８８ビット］ｂ＋［３エントリ×２８８ビット］ｃとなる。

同様の内訳で従来例におけるＴＣＡＭセルアレイでの消費電力を示す。全てのステージで全てのエントリを対象にするので、ステージ１〜ステージ４では、等しく、［Ｎエントリ×２８８ビット］ａ＋［Ｎエントリ×２８８ビット］ｂ＋［Ｎエントリ×２８８ビット］ｃとなる。このことからも、この実施の形態３では、大幅な消費電力の低減が行われていることが理解できる。

このように、実施の形態３によれば、ＴＣＡＭ特有の検索動作においては、検索動作をメモリアレイ全体に及ぼすのではなく、例えば、Ｎビット長、Ｍエントリのデータであれば、まず全てのエントリの上位Ｎ／２ビットについて検索を行い、一致したエントリだけの次の下位Ｎ／２ビットについて検索の対象とするという階層型検索方法を採用した。

したがって、検索動作時の消費電力低減を図ることができる。このとき、検索に要する時間が長くなると性能が低下するので、性能の低下を防ぐため、各ビット間の動作をいわゆるパイプライン接続し、スループットレートを確保するようにしている。

実施の形態４．
図８は、この発明の実施の形態４による低電力消費型検索動作を実現する連想メモリセルアレイとして、ＴＣＡＭセルアレイの構成を示すブロック図である。この実施の形態４では、実施の形態１（図１）または実施の形態２（図５）にて示したＴＣＡＭセルによるＴＣＡＭセルアレイ全体を例えば４つのサブアレイに分割し、検索動作をサブアレイ毎に実行するが、その際にマッチ線に加えサーチ線も間引くことで、低電力消費型検索動作を実現する構成例が示されている。

図８において、実施の形態３と同様に、ＴＣＡＭセルアレイ全体が、例えば２８８ビットで構成される場合に、［２８７：２１６］［２１５：１４４］［１４３：７２］［７１：０］の４つのサブアレイに分割されている。図８では、サブアレイ［２８７：２１６］をステージ１、サブアレイ［２１５：１４４］をステージ２、サブアレイ［１４３：７２］をステージ３、サブアレイ［７１：０］をステージ４と称している。そして、各ステージはいわゆるパイプライン方式で連結されている。

ステージ１では、実施の形態３と同様に、マッチ線ＭＬの電位状態（検索結果）が増幅器８０１にてＭＯＳの振幅レベルに増幅される。ステージ２では、増幅器８０１の出力を取り込むパイプラインレジスタ８０２と、パイプラインレジスタ８０２の出力がゲート電極に入力されるＭＯＳトランジスタ８０３とを備えている。複数のＭＯＳトランジスタ８０３のドレイン電極は、それぞれ接地（ＧＮＤ）され、ソース電極は共通にＭＯＳトランジスタ８０４のドレイン電極にワイヤードオア接続されている。

ＭＯＳトランジスタ８０４のドレイン電極は、ステージ３においてパイプラインレジスタ８０５の入力端に接続され、パイプラインレジスタ８０５の出力端には、サーチ線ＳＬの駆動回路８０６が並列に接続されている。

要するに、ステージ１では、マッチ線ＭＬの電位状態（検索結果）が増幅され、検索結果がステージ２に伝達される。ステージ２では、検索結果がワイヤードオアされて全てのエントリに対して一致がなかったことが判断される。そして、ワイヤードオアされた信号がパイプラインレジスタ８０５を介してサーチ線の駆動回路８０６に与えられ、サーチ線ＳＬの一部駆動・全休止の制御が行われる。

次に、図９を参照して実施の形態４による低電力消費型検索動作について説明する。図９では、図８と同様に、ＴＣＡＭセルアレイ全体が、例えば２８８ビットで構成される場合に、［２８７：２１６］［２１５：１４４］［１４３：７２］［７１：０］の４つのサブアレイに分割され、サブアレイ［２８７：２１６］をステージ１、サブアレイ［２１５：１４４］をステージ２、サブアレイ［１４３：７２］をステージ３、サブアレイ［７１：０］をステージ４と称している。そして、各ステージはいわゆるパイプライン方式で連結されている。各サブアレイには、サーチ線ＳＬの駆動回路たるサーチドライバ９０１，９０２，９０３，９０４が設けられている。

ステージ１では、全サーチ線ＳＬ並び全マッチ線ＭＬが検索動作の対象となる。ステージ２では、全サーチ線ＳＬと部分的マッチ線ＭＬが検索動作の対象となる。ここで、ステージ３では、マッチ線ＭＬがひとつもなかったとする。つまり、検索データと一致するデータ列がステージ３にきたときにすでにこのサブアレイ内にないことが解ったとする。

この場合には、ステージ４におけるマッチ線ＭＬだけでなくサーチ線ＳＬの発生源であるサーチドライバ９０４に対してディスエイブル信号（disable）を送り、動作を止めるようにしている。したがって、この実施の形態４によれば、実施の形態３と同様の作用効果が得られる。

実施の形態５．
図１０は、この発明の実施の形態５による低電力消費型検索動作を実現する連想メモリセルアレイとして、ＴＣＡＭセルアレイの構成を示すブロック図である。この実施の形態５では、実施の形態１（図１）または実施の形態２（図５）にて示したＴＣＡＭセルによるＴＣＡＭセルアレイ全体をサブアレイに分割し、検索動作をサブアレイ毎に実行する場合に、マッチ線とサーチ線とのタイミングを合わせる構成例が示されている。

図１０において、ＴＣＡＭセルアレイ全体が、例えば、１４３ビットで構成される場合に、［１４３：１０８］［１０７：７２］［７１：３６］・・のサブアレイに分割されている。

［１４３：１０８］のサブアレイでは、マッチ線ＭＬに関しては、入力端がプリチャージラインと電源ラインとに接続されるＡＮＤゲート１００１とＡＮＤゲート１００１の出力を受けてマッチ線ＭＬのプリチャージを実行するＭＯＳトランジスタ１００２が設けられ、マッチ線ＭＬの電位状態（検索結果）は、パイプラインレジスタ１０１１に取り込まれる。これに対し、サーチ線ＳＬに関しては、タイミング調整用の１つのレジスタ１００３が設けられている。

［１０７：７２］のサブアレイでは、マッチ線ＭＬに関しては、入力端がプリチャージラインとパイプラインレジスタ１０１１の出力端とに接続されるＡＮＤゲート１０１２とＡＮＤゲート１０１２の出力を受けてマッチ線ＭＬのプリチャージを実行するＭＯＳトランジスタ１０１３が設けられ、マッチ線ＭＬの電位状態（検索結果）は、パイプラインレジスタ１０２１に取り込まれる。これに対し、サーチ線ＳＬに関しては、タイミング調整用の２つのレジスタ１０１４，１０１５が設けられている。

［７１：３６］のサブアレイでは、マッチ線ＭＬに関しては、入力端がプリチャージラインとパイプラインレジスタ１０２１の出力端とに接続されるＡＮＤゲート１０２２とＡＮＤゲート１０２２の出力を受けてマッチ線ＭＬのプリチャージを実行するＭＯＳトランジスタ１０２３が設けられ、マッチ線ＭＬの電位状態（検索結果）は、同様に図示しない次段のパイプラインレジスタに取り込まれる。これに対し、サーチ線ＳＬに関しては、タイミング調整用の３つのレジスタ１０２４，１０２５，１０２６が設けられている。

この構成によれば、複数のサブアレイをパイプラインで連結する場合のタイミングの問題が解消される。

実施の形態６．
図１１は、この発明の実施の形態６によるアドレス検索メモリの構成を示す回路図である。図１１において、並列に配置される連想メモリセルアレイであるＴＣＡＭセルアレイ１１０１，１１０２は、実施の形態１（図１）または実施の形態２（図５）にて示したＴＣＡＭセルによって構成されている。ＴＣＡＭセルアレイ１１０１，１１０２の間には、駆動回路１１０４とセンスアンプ１１０３とが設けられている。駆動回路１１０４には、書き込み駆動回路とサーチ線駆動回路とが含まれている。

また、ＴＣＡＭセルアレイ１１０１，１１０２に対して、行デコーダ１１０５，１１０６と検索エンコーダ１１０７，１１０８が、それぞれ独立して設けられ、検索エンコーダ１１０７，１１０８の出力は、セレクタ１１０９を介して外部に出力される。

図１２は、並列に配置される２つのＴＣＡＭセルアレイの各ＴＣＡＭセルとその間に配置されるセンスアンプおよび駆動回路の関係を示す回路図である。図１２において、ＴＣＡＭセル１２０１，１２０１は、図１１におけるＴＣＡＭセルアレイ１１０１における隣接した２つのＴＣＡＭセルを示している。同様に、ＴＣＡＭセル１２０２，１２０２は、図１１におけるＴＣＡＭセルアレイ１１０２における隣接した２つのＴＣＡＭセルを示している。

ＴＣＡＭセル１２０１とＴＣＡＭセル１２０２の間は、書き込み、読み出し、およびリフレッシュの各動作を実施するため相補的なビット線１２１０，１２１１と、検索動作を行うための相補的なサーチ線１２２１，１２２２とで接続されている。

ビット線１２１０，１２１１には、途中にＭＯＳトランジスタで構成されるバッファ回路１２１３，１２１４がそれぞれ設けられている。バッファ回路１２１３，１２１４のＭＯＳトランジスタは、制御線１２１５，１２１６によってそれぞれＯＮ／ＯＦＦ制御できるようになっている。バッファ回路１２１３，１２１４間には、センスアンプ１２０３と書き込み駆動回路１２０４が配置されている。センスアンプ１２０３と書き込み駆動回路１２０４は、それぞれビット線１２１０，１２１１に接続されている。

また、サーチ線１２２１，１２２２には、途中にＭＯＳトランジスタで構成されるバッファ回路１２２３，１２２４がそれぞれ設けられている。バッファ回路１２２３，１２２４のＭＯＳトランジスタは、制御線１２２５，１２２６によってそれぞれＯＮ／ＯＦＦ制御できるようになっている。バッファ回路１２２３，１２２４の間には、サーチ線駆動回路１２０５が配置されている。サーチ線駆動回路１２０５は、サーチ線１２２１，１２２２に接続されている。

次に、図１１と図１２とを参照して実施の形態６によるアドレス検索メモリの動作について説明する。この実施の形態６によるアドレス検索メモリでは、次の３つの動作モードが可能である。まず、第１の動作モードは、ＴＣＡＭセルアレイ１１０１，１１０２を１つのメモリ空間として使用する動作モードである。すなわち、書き込み命令と検索命令の一方をＴＣＡＭセルアレイ１１０１，１１０２の双方に与える。これによれば、書き込みと検索が一方に限られるが、メモリ空間が大きく使用できる低速大容量の動作モードが実現できる。

図１２で説明すれば、書き込み、読み出し、およびリフレッシュを行うときには、制御線１２１５、１２１６の一方によってバッファ回路１２１３，１２１４の一方をＯＮ状態にする。このときは、バッファ回路１２２３，１２２４は、いずれも制御線１２２５，１２２６によってＯＦＦ状態にする。これによって、ＴＣＡＭセルアレイ１１０１，１１０２は、連続した１つのメモリ領域として使用することができる。

一方、検索動作時は、上記とは逆に、バッファ回路１２２３，１２２４は、双方を制御線１２２５，１２２６によってＯＮ状態にする。バッファ回路１２１３，１２１４は、いずれも制御線１２１５，１２１６によってＯＦＦ状態にする。

また、第２の動作モードは、ＴＣＡＭセルアレイ１１０１，１１０２をそれぞれ独立したメモリ空間として使用する動作モードである。すなわち、ＴＣＡＭセルアレイ１１０１，１１０２に同じデータを書き込み、書き換えが必要になった場合には、ＴＣＡＭセルアレイ１１０１，１１０２の間に設けた共通のセンスアンプ１１０３内の書き込みバッファを用いて片側のアレイに対してのみ実行するモードである。もう一方のアレイに対しては、ＴＣＡＭセルアレイ１１０１，１１０２の間に設けた共通のサーチ線駆動回路１１０４を用いて検索動作を中断することなく実行することができる。

図１２で説明すれば、書き込み、読み出し、およびリフレッシュを行うときは、制御線１２１５，１２１６によってバッファ回路１２１３，１２１４の双方をＯＮ状態にする。このときは、バッファ回路１２２３，１２２４は、いずれも制御線１２２５，１２２６によってＯＦＦ状態にする。これによって、ＴＣＡＭセルアレイ１１０１，１１０２には、同じデータが格納される。メモリ領域としては、１／２となる。

そして、書き換えが必要になった場合には、例えばＴＣＡＭセルアレイ１１０１について書き換えを実行する場合には、制御線１２１５によってバッファ回路１２１３のみをＯＮ動作させる。ＴＣＡＭセルアレイ１１０２については、バッファ回路１２２４を制御線１２２６によってＯＮ動作させることによって検索が行える。

これによって、アドレスの再配置(re-addressing)の必要が生じた場合、検索命令は、書き換え命令と関係なく連続して実行できる。したがって、両アレイが共用するセンスアンプは、安価に構成できるので、近年のネットワークシステムが要求する検索スピードに応え得るアドレス検索装置を安価に提供することが可能となる。

第３の動作モードは、第２の動作モードで両アレイに同一データを書き込んだ状態で、両アレイに対する検索動作を高速に実行するモードである。すなわち、図１２で言えば、システムクロックの“Ｈ”エッジでは、バッファ回路１２２３を制御線１２２５によってＯＮ動作させ、バッファ回路１２２４を制御線１２２６によってＯＦＦ動作させ、ＴＣＡＭセルアレイ１１０１を検索する。また、システムクロックの“Ｌ”エッジでは、バッファ回路１２２３を制御線１２２５によってＯＦＦ動作させ、バッファ回路１２２４を制御線１２２６によってＯＮ動作させ、ＴＣＡＭセルアレイ１１０２を検索する。

これによれば、メモリ領域は半分になるが、検索動作速度は、２倍になる。例えば、システムクロックが１２５ＭＨｚで走っている場合に、全体では２５０ＭＨｚの高速検索動作が可能となる。

そして、以上の各動作におけるＴＣＡＭセルアレイ１１０１，１１０２の出力は、それぞれ独立に検索エンコーダ１１０７，１１０８から並列データとして、または直列データとして出力され、セレクタ１１０９を介して外部に出力される。

実施の形態７．
図１３は、この発明の実施の形態７によるネットワークアドレス検索装置として機能するシステムＬＳＩの構成を示すブロック図である。

以上のように、実施の形態１（図１）による連想メモリセルであるＴＣＡＭセルは、４個のＭＯＳトランジスタと２個のキャパシタ素子とで構成され、実施の形態２（図５）による連想メモリセルであるＴＣＡＭセルは、６個のＭＯＳトランジスタと２個のキャパシタ素子とで構成されるので、占有面積が著しく減少し、大容量搭載が可能となる。また、実施の形態３〜５（図６〜図１０）によれば、階層型部分検索が行えるので、消費電力を著しく減少させることが可能となる。

つまり、この発明によれば、特殊な検索動作を行うＴＣＡＭの集積度を一段と向上させることができる。したがって、図１３に示すように、従来のＴＣＡＭは、ＴＣＡＭセルアレイ１４０１に優先制御部（プライオリティエンコーダ）を含めたＬＳＩであり、アクションメモリ１４０３までは含めることができなかったが、この発明によれば、アクションメモリ１４０３まで含めたシステムＬＳＩとすることができる。

前述したように、アプリケーションの立場から実際に必要なものは、ＴＣＡＭの示すエントリ番号ではなく次にホップするためのアクションであるので、この発明によれば、使い勝手の優れたネットワークアドレス検索装置として機能するシステムＬＳＩを構成することが可能となる。

図１４は、図１３に示すネットワークアドレス検索装置として機能するシステムＬＳＩの具体的構成を示すブロック図である。図１４に示すように、ＴＣＡＭセルアレイ１５０１のマッチ線ＭＬを増幅器１５０２にて増幅して、パイプラインレジスタ１５０３に保持させ、パイプラインレジスタ１５０３の出力をダイナミックＲＡＭ（ＤＲＡＭ）からなるアクションメモリ１５０４のワード線ＷＬとして直接用いるように構成する。このようにすれば、ヒットしたエントリのアクションが自動的にセンスアンプ１５０５によって増幅され、所望の出力が得られるようになる。すなわち、アプリケーション上、使い勝手の優れたネットワークアドレス検索装置として機能するシステムＬＳＩを構成することができる。

なお、以上説明した実施の形態では、連想メモリセルとして、ダイナミック型記憶セルを示したが、この発明は、ダイナミック型記憶セルに限定されるものではなく、例えば、ＳＲＡＭ型記憶セルなど、その他の記憶セルにも同様に適用できるものである。

以上のように、この発明にかかる連想メモリセルは、検索動作時の低消費電力化を図るのに有用である。

この発明にかかる連想メモリセルアレイは、検索動作を低消費電力のもとで実行できるようにして高速化を図るのに有用である。

この発明にかかるアドレス検索メモリは、近年のネットワークシステムが要求する検索スピードに応え得るアドレス検索装置を安価に実現するのに有用である。

この発明にかかるネットワークアドレス検索装置は、使い勝手の優れたシステムＬＳＩとして実現するのに有用である。

この発明の実施の形態１による連想メモリセルとして、ＴＣＡＭセルの構成を示す回路図である。 図１に示すＴＣＡＭセルにて行われる読み出し動作、書き込み動作の説明図である。 図１に示すＴＣＡＭセルにて行われる検索動作の説明図である。 図１に示すＴＣＡＭセルの動作タイムチャートである。 この発明の実施の形態２による連想メモリセルとして、ＴＣＡＭセルの構成を示す回路図である。 この発明の実施の形態３による低電力消費型検索動作を実現する連想メモリセルアレイとして、ＴＣＡＭセルアレイの構成を示すブロック図である。 図６に示すＴＣＡＭセルアレイにて行われる低電力消費型検索動作の説明図である。 この発明の実施の形態４による低電力消費型検索動作を実現する連想メモリセルアレイとして、ＴＣＡＭセルアレイの構成を示すブロック図である。 図８に示すＴＣＡＭセルアレイにて行われる低電力消費型検索動作の説明図である。 この発明の実施の形態５による低電力消費型検索動作を実現する連想メモリセルアレイとして、ＴＣＡＭセルアレイの構成を示すブロック図である。 この発明の実施の形態６によるアドレス検索メモリの構成を示すブロック図である。 図１１に示す並列に配置される２つのＴＣＡＭセルアレイの各ＴＣＡＭセルとその間に配置されるセンスアンプおよび駆動回路の関係を示す回路図である。 この発明の実施の形態７であるネットワークアドレス検索装置として機能するシステムＬＳＩの構成を示すブロック図である。 図１３に示すネットワークアドレス検索装置として機能するシステムＬＳＩの具体的構成を示すブロック図である。 アドレス検索用装置としてのＴＣＡＭが使用されるネットワークシステムの構成例を示す図である。 ハードウェア処理によるパケットの分類アルゴリズムを説明する図である。 ＴＣＡＭの基本構成および検索動作を説明する概念図である。 ＴＣＡＭの詳細構成を示すブロック図である。 図１８に示す従来のＴＣＡＭセルの構成を示す概念図である。 図１８に示す従来のＴＣＡＭにて行われる検索動作の説明図である。 従来のＴＣＡＭを用いてアドレス再配置時の問題を解決する場合の構成例を示すブロック図である。

符号の説明

１０１，１０２，１０３，１０４ ＭＯＳトランジスタ
１０５，１０６ キャパシタ素子
１５１ クランプ回路
２０１，１１０１，１１０２，１４０１，１５０１ 連想メモリセルアレイ（ＴＣＡＭセルアレイ）
２０３，１１０３，１２０３ センスアンプ
５０１ 電流制限回路
１１０４ 駆動回路（書き込み駆動回路、サーチ線駆動回路）
１１０７，１１０８ 検索エンコーダ
１２０１，１２０２ ＴＣＡＭセル（連想メモリセル）
１２０４ 書き込み駆動回路
１２０５ サーチ線駆動回路
１４０２ 優先制御部（プライオリティエンコーダ）
１４０３，１５０４ アクションメモリ

Claims (20)

1. データ入出力を行う２つのビット線に接続され、書き込まれたデータを保持する第１の記憶ノードおよび第２の記憶ノードを有するメモリセルと、
   ゲート電極が前記２つの記憶ノードにそれぞれ接続され、一方の信号電極が検索データを与える２つのサーチ線の対応するサーチ線に接続され、他方の信号電極が出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成され、前記２つのサーチ線に供給される検索データと前記２つの記憶ノードの保持データとの一致比較を行い、一致するとき前記出力線をプリチャージレベルに維持し、不一致のとき前記出力線をプリチャージレベルから引き下げる動作を行う一致比較回路と、
   前記２つのサーチ線および前記出力線のプリチャージレベルは、それぞれ、動作電源レベルから所定値だけ下がったレベルであり、比較の結果不一致のときに前記プリチャージレベルから電荷引き抜きが行われ降下する前記出力線の電位レベルが接地電位レベルに到達する以前の所定電位レベルで止まるようにするレベル維持手段と、
   を備えたことを特徴とする連想メモリセル。
2. 前記レベル維持手段は、前記出力線に設けられ、当該出力線の電位レベルが一定レベル以下に降下しないようにするクランプ回路であることを特徴とする請求項１に記載の連想メモリセル。
3. 前記レベル維持手段は、前記一致比較回路の２つのＭＯＳトランジスタの他方の信号電極と前記出力線との間にそれぞれ設けられ、ゲート電極が前記出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成される電流制限回路であることを特徴とする請求項１に記載の連想メモリセル。
4. データ入出力を行う２つのビット線に接続され、書き込まれたデータを保持する第１の記憶ノードおよび第２の記憶ノードを有するメモリセルと、
   ゲート電極が前記２つの記憶ノードにそれぞれ接続され、一方の信号電極が検索データを与える２つのサーチ線の対応するサーチ線に接続され、他方の信号電極が出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成され、前記２つのサーチ線に供給される検索データと前記２つの記憶ノードの保持データとの一致比較を行い、一致するとき前記出力線をプリチャージレベルに維持し、不一致のとき前記出力線をプリチャージレベルから引き下げる動作を行う一致比較回路と、
   前記２つのサーチ線および前記出力線のプリチャージレベルは、それぞれ、動作電源レベルから所定値だけ下がったレベルであり、比較の結果不一致のときに前記プリチャージレベルから電荷引き抜きが行われ降下する前記出力線の電位レベルが接地電位レベルに到達する以前の所定電位レベルで止まるようにするレベル維持手段と、
   を備える連想メモリセルによって構成される連想メモリセルアレイであって、
   Ｍ個のエントリがそれぞれＮビット長のデータで構成される場合に、当該連想メモリセルアレイをＮ／Ｌビット単位のサブアレイに分割し、まず最上位のサブアレイにおいて前記２つのサーチ線に検索データを与えてＮ／Ｌビットについて前記一致比較を実行させてＭ個のエントリに対応する前記出力線のうち一致したことを示す出力線を検出保持し、次上位のサブアレイにおいて前記２つのサーチ線に検索データを与えて前記検出された出力線についての一致比較を実行させ一致したことを示す出力線を検出保持する動作を下位のサブアレイに向かって順々に実行するパイプライン制御手段、
   を備えたことを特徴とする連想メモリセルアレイ。
5. 前記次上位のサブアレイ以降の各サブアレイでは、上位のサブアレイにて検出された出力線に対応する出力線のみをプリチャージする手段、を備えたことを特徴とする請求項４に記載の連想メモリセルアレイ。
6. 前記次上位のサブアレイ以降の各サブアレイでは、上位のサブアレイにおける出力線の検出結果に応じて当該サブアレイに属する前記２つのサーチ線の全部または一部について検索データを与えないようにする検索制御手段、を備えたことを特徴とする請求項４または５に記載の連想メモリセルアレイ。
7. 前記各サブアレイでは、前記出力線と前記２つのサーチ線とのタイミングを調整する調整手段、を備えたことを特徴とする請求項４〜６のいずれか一つに記載の連想メモリセルアレイ。
8. 前記レベル維持手段は、前記出力線に設けられ、当該出力線の電位レベルが一定レベル以下に降下しないようにするクランプ回路であることを特徴とする請求項４に記載の連想メモリセルアレイ。
9. 前記レベル維持手段は、前記一致比較回路の２つのＭＯＳトランジスタの他方の信号電極と前記出力線との間にそれぞれ設けられ、ゲート電極が前記出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成される電流制限回路であることを特徴とする請求項４に記載の連想メモリセルアレイ。
10. データ入出力を行う２つのビット線に接続され、書き込まれたデータを保持する第１の記憶ノードおよび第２の記憶ノードを有するメモリセルと、
    ゲート電極が前記２つの記憶ノードにそれぞれ接続され、一方の信号電極が検索データを与える２つのサーチ線の対応するサーチ線に接続され、他方の信号電極が出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成され、前記２つのサーチ線に供給される検索データと前記２つの記憶ノードの保持データとの一致比較を行い、一致するとき前記出力線をプリチャージレベルに維持し、不一致のとき前記出力線をプリチャージレベルから引き下げる動作を行う一致比較回路と、
    前記２つのサーチ線および前記出力線のプリチャージレベルは、それぞれ、動作電源レベルから所定値だけ下がったレベルであり、比較の結果不一致のときに前記プリチャージレベルから電荷引き抜きが行われ降下する前記出力線の電位レベルが接地電位レベルに到達する以前の所定電位レベルで止まるようにするレベル維持手段と、
    を備える連想メモリセルによって構成される連想メモリセルアレイの２個に対し、
    前記２個の連想メモリセルアレイの間に、前記２個の連想メモリセルアレイに対する書き込みと読み出しおよびリフレッシュを制御する第１制御手段と、前記２個の連想メモリセルアレイに対する検索動作を制御する第２制御手段とがそれぞれ配置され、
    前記２個の連想メモリセルアレイそれぞれの出力端に、前記第２制御手段によって制御された検索結果をエンコードするエンコーダが配置されている、
    ことを特徴とするアドレス検索メモリ。
11. 前記レベル維持手段は、前記出力線に設けられ、当該出力線の電位レベルが一定レベル以下に降下しないようにするクランプ回路であることを特徴とする請求項１０に記載のアドレス検索メモリ。
12. 前記レベル維持手段は、前記一致比較回路の２つのＭＯＳトランジスタの他方の信号電極と前記出力線との間にそれぞれ設けられ、ゲート電極が前記出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成される電流制限回路であることを特徴とする請求項１０に記載のアドレス検索メモリ。
13. 前記第１制御手段は、前記２個の連想メモリセルアレイを互いに独立したメモリ空間として制御する第１モードと、前記２個の連想メモリセルアレイを全体として１つのメモリ空間として制御する第２モードと、を備えたことを特徴とする請求項１０に記載のアドレス検索メモリ。
14. 前記第２制御手段は、前記２個の連想メモリセルアレイに対し同時に検索動作を実施するモードと、システムクロックの前縁と後縁を利用して前記２個の連想メモリセルアレイに対し交互に検索動作を実施するモードと、を備えたことを特徴とする請求項１０に記載のアドレス検索メモリ。
15. 前記第１制御手段は、前記２個の連想メモリセルアレイに同一のデータを書き込んだ後に、一方の連想メモリセルアレイに対し書き換えを実施し、その間、前記第２制御手段は、他方の連想メモリセルアレイに対して検索動作を実施することを特徴とする請求項１０に記載のアドレス検索メモリ。
16. 前記２つのエンコーダは、それぞれを並列直列変換して出力するモードと、それぞれを並列に出力するモードとの一方または双方を備えたことを特徴とする請求項１０に記載のアドレス検索メモリ。
17. データ入出力を行う２つのビット線に接続され、書き込まれたデータを保持する第１の記憶ノードおよび第２の記憶ノードを有するメモリセルと、ゲート電極が前記２つの記憶ノードにそれぞれ接続され、一方の信号電極が検索データを与える２つのサーチ線の対応するサーチ線に接続され、他方の信号電極が出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成され、前記２つのサーチ線に供給される検索データと前記２つの記憶ノードの保持データとの一致比較を行い、一致するとき前記出力線をプリチャージレベルに維持し、不一致のとき前記出力線をプリチャージレベルから引き下げる動作を行う一致比較回路と、前記２つのサーチ線および前記出力線のプリチャージレベルは、それぞれ、動作電源レベルから所定値だけ下がったレベルであり、比較の結果不一致のときに前記プリチャージレベルから電荷引き抜きが行われ降下する前記出力線の電位レベルが接地電位レベルに到達する以前の所定電位レベルで止まるようにするレベル維持手段と、を備える連想メモリセルによって構成される連想メモリセルアレイと、
    前記連想メモリセルアレイにおける一致比較の結果、一致したことを示す前記出力線が複数あるとき、選択した１つの出力線に対応するエントリを出力する優先制御手段と、
    アクションデータを記憶し、前記優先制御手段の出力を受けて次に実行すべきアクションを出力する記憶手段と、
    が同一の半導体基板上に形成されていることを特徴とするネットワークアドレス検索装置。
18. データ入出力を行う２つのビット線に接続され、書き込まれたデータを保持する第１の記憶ノードおよび第２の記憶ノードを有するメモリセルと、ゲート電極が前記２つの記憶ノードにそれぞれ接続され、一方の信号電極が検索データを与える２つのサーチ線の対応するサーチ線に接続され、他方の信号電極が出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成され、前記２つのサーチ線に供給される検索データと前記２つの記憶ノードの保持データとの一致比較を行い、一致するとき前記出力線をプリチャージレベルに維持し、不一致のとき前記出力線をプリチャージレベルから引き下げる動作を行う一致比較回路と、前記２つのサーチ線および前記出力線のプリチャージレベルは、それぞれ、動作電源レベルから所定値だけ下がったレベルであり、比較の結果不一致のときに前記プリチャージレベルから電荷引き抜きが行われ降下する前記出力線の電位レベルが接地電位レベルに到達する以前の所定電位レベルで止まるようにするレベル維持手段と、を備える連想メモリセルによって構成される連想メモリセルアレイと、
    前記連想メモリセルアレイにおける一致比較の結果、一致したことを示す前記出力線の電位レベルをＭＯＳトランジスタの動作レベルに変換して保持する保持手段と、
    前記保持手段の出力を直接行選択信号として用いるダイナミック型記憶セルで構成され、アクションデータを記憶する記憶手段と、
    が同一の半導体基板上に形成されていることを特徴とするネットワークアドレス検索装置。
19. 前記レベル維持手段は、前記出力線に設けられ、当該出力線の電位レベルが一定レベル以下に降下しないようにするクランプ回路であることを特徴とする請求項１７または１８に記載のネットワークアドレス検索装置。
20. 前記レベル維持手段は、前記一致比較回路の２つのＭＯＳトランジスタの他方の信号電極と前記出力線との間にそれぞれ設けられ、ゲート電極が前記出力線にそれぞれ接続される２つのＭＯＳトランジスタで構成される電流制限回路であることを特徴とする請求項１７または１８に記載のネットワークアドレス検索装置。

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