CN1697189A - 感光芯片的线路布局结构及感光芯片的半导体基底 - Google Patents

Abstract

一种感光芯片的线路布局结构包括一半导体基底、多条第一线路及多条第二线路。半导体基底具有多个感光单元，以矩阵排列的方式排列于半导体基底上，每一感光单元具有一第一阻塞区域、一第二阻塞区域及一光感应区域，均位于半导体基底的表面上。第一阻塞区域位于上下相邻的光感应区域之间，而第二阻塞区域是位于左右相邻的光感应区域之间，藉以阻塞光照射后所产生的自由电子到处乱窜。

Description

感光芯片的线路布局结构及感光芯片的半导体基底

技术领域

本发明是关于一种感光芯片的线路布局结构及感光芯片的半导体基底，且特别是关于一种可以降低信号互相干扰的感光芯片的线路布局结构及感光芯片的半导体基底。

背景技术

在现今信息爆炸的时代，通过信息电子化的方式可以使信息无远弗届地传输，并且使用者在携带这些电子化资料时，亦甚为便利。就视频撷取装置而言，一般是藉由感光芯片撷取视频资料，然后藉由模拟/数字转换器，将模拟的视频资料转换成数字的视频信号，接着便可以对此数字的视频信号进行储存、传输或者是进一步的视频处理。一般而言，视频传感器具有多个感光单元，感光单元可以根据光强度的不同，而等比例地改变所输出的电压值，比如当光线照射于感光组件的强度愈强时，感光单元所输出的电压值愈低。

图1绘示感光芯片的其中一感光单元的电路图。感光单元20包括一感光二极管21及多个晶体管23、24、25，电源端26是电性连接至晶体管23、24的漏极，而晶体管23的源极与感光二极管21的阴极及晶体管24的闸极电性连接，感光二极管21的阳极与接地端27电性连接，晶体管24的源极与晶体管25的漏极电性连接，而感光单元21所产生的信号会从晶体管25的源极输出。

一般而言，感光芯片包括一半导体基底及多层线路层，如图2至图5所示，其中图2绘示现有感光单元的掺杂于P型底材上的N型掺杂区域的俯视示意图，图3绘示现有感光单元的掺杂于P型底材上的N型掺杂区域与多晶硅线路层的俯视示意图。图4绘示现有感光单元的掺杂于P型底材上的N型掺杂区域及其中一金属线路层的俯视示意图。图5绘示现有感光单元的掺杂于P型底材上的N型掺杂区域及另一金属线路层的俯视示意图。

请先参照图2，半导体基底110具有一P型底材120及多个N型掺杂区域131、132、133、134，多个感光单元112系以矩阵排列的方式排列于半导体基底110的一表面上，每一感光单元112具有一光感应区域114，前述的感光二极管21即形成在此光感应区域114上，感光二极管21一般是操作在反向偏压的p-n接面，当光线撞击感光二极管21时，位于空乏区的电子-电洞对会分离，此时电流会从光感应区域114内的N型掺杂区域131流至P型底材120，最后再流至接地端27。

请参照图3，灰色区域代表由多晶硅所形成的线路141、142、143，线路141横越相邻的N型掺杂区域131、132之间，线路142横越相邻的N型掺杂区域132、133之间，线路143横越相邻的N型掺杂区域133、134之间，藉由位于多晶硅线路141、142、143两旁的N型掺杂区域131、132、133、134作为MOS晶体管的源极或漏极，而藉由多晶硅线路141、142、143作为MOS晶体管的闸极，即可以达成操作MOS晶体管151、152、153的目的。其中标号151是对应于图1的晶体管23在半导体基底110上所在的位置，标号152是对应于图1的晶体管24在半导体基底110上所在的位置，标号153是对应于图1的晶体管25在半导体基底110上所在的位置。晶体管151的源极与光感应区域114的N型掺杂区域131电性连接，晶体管151的漏极藉由N型掺杂区域132与晶体管152的漏极电性连接，晶体管152的源极藉由N型掺杂区域133与晶体管153的漏极电性连接，而晶体管153的源极藉由N型掺杂区域134与一信号输出端160电性连接。

请参照图4，灰色区域代表位于多晶硅线路上层的金属线路171、172，藉由导通插塞181、182及金属线路171可以使光感应区域114的N型掺杂区域131与晶体管152的闸极电性连接，而金属线路172通过导通插塞183可以与晶体管151的闸极电性连接。

请参照图5，灰色区域代表位于多晶硅线路上层的金属线路191，藉由导通插塞184可以使金属线路191与N型掺杂区域132电性连接，而金属线路191连接至电源端26。

上述感光芯片的线路布局结构，在左右相邻的感光单元112的光感应区域114之间，配置有N型掺杂区域132、133、134。在光线照射于光感应区域114之后，光线会撞击感光二极管21，使得位于N型掺杂区域131与P型底材120之间的空乏区域内的电子-电洞对会分离，而所分离的自由电子会到处乱窜，当到处乱窜的自由电子往左或往右漂移时，N型掺杂区域132、133、134会吸收此到处乱窜的自由电子，因此可以阻塞自由电子向左或向右漂移到左右相邻的其它感光单元112内的N型掺杂区域131，故可以避免干扰到左右相邻的感光单元112对照射于此区域的光线强度的判断。

然而，上述感光芯片的线路布局结构，在上下相邻的光感应区域114之间，并未配置有任何阻塞区域，藉以阻塞自由电子向上或向下漂移到上下相邻的其它光感应区域114内的N型掺杂区域131，如此会干扰到上下相邻的感光单元112对照射于此区域的光线强度的判断。当干扰现象发生时，不仅会模糊画面的边缘对比，亦会降低颜色彩度。在像素尺寸不断降低的同时，感光二极管21的电容值亦会不断缩小，如此更容易受到噪声的干扰。

发明内容

鉴于此，本发明的一个目的就是在于提供一种感光芯片的线路布局结构及感光芯片的半导体基底，藉由配设一阻塞区域于上下相邻的感光区域之间，藉以阻塞自由电子向上或向下漂移到上下相邻的其它光感应区域内的N型掺杂区域，因此可以增加感光单元对光线强度判断的准确度。

为达到本发明的上述目的，本发明提出一种感光芯片的线路布局结构，至少包括一半导体基底、多条第一线路及多条第二线路。半导体基底具有多个感光单元，排列成多列多行的数组结构于半导体基底的一表面上，位于每一列上的感光单元是延着一第一方向排列，而位于每一行上的感光单元是延着一第二方向排列，第一方向与第二方向之间夹有一角度，每一感光单元具有一第一阻塞区域、一第二阻塞区域及一光感应区域，均位于半导体基底的表面上，每一第一阻塞区域包括一源极与一漏极。第一线路大致上平行地排列于半导体基底的表面上，并沿着第一方向延伸，每一第一阻塞区域的源极与漏极是分别位于对应的第一线路的两侧，并沿着第一方向延伸，第一线路、源极与漏极是分别构成对应的感光单元的一晶体管，晶体管是位于延着该第二方向排列的相邻的光感应区域之间。第二线路大致上平行地排列在半导体基底的表面上，并沿着第二方向延伸，第二线路是横越过第一线路，每一感光单元的第二阻塞区域位于对应的第二线路上，且位于延着第一方向排列的相邻的光感应区域之间。

根据本发明的一优选实施例，感光芯片的线路布局结构，还包括多条第三线路，大致上平行地排列于半导体基底的表面上，并沿着第一方向延伸，且第三线路分别位于对应的第一线路上，并且至少遮蔽源极，而在每一感光单元中，相较于漏极，源极较靠近于相邻的感光单元。然而，第三线路并非仅限于只有遮蔽源极，第三线路还遮蔽漏极。

另外，在每一感光单元中，晶体管沿着第一方向的延伸距离比如是介于2微米到10微米之间，而源极、漏极及第二阻塞区域比如是由一N型掺杂区域所构成。

综上所述，在相邻的感光单元的光感应区域之间，配置有第一阻塞区域及第二阻塞区域。在光线照射于光感应区域之后，会产生到处乱窜的自由电子，由于到处乱窜的自由电子会被位于光感应区域周围的第一阻塞区域及第二阻塞区域吸收，因此可以阻塞自由电子漂移到相邻的其它感光单元，而影响到其它感光单元的感光二极管的运作，故可以避免干扰到相邻的感光单元对照射于此区域的光线强度的判断。

为让本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图进行详细说明：

附图说明

图1绘示感光芯片的其中一感光单元的电路图。

图2绘示现有感光单元的掺杂于P型底材上的N型掺杂区域的俯视示意图。

图3绘示现有感光单元的掺杂于P型底材上的N型掺杂区域与多晶硅线路层的俯视示意图。

图4绘示现有感光单元的掺杂于P型底材上的N型掺杂区域及其中一金属线路层的俯视示意图。

图5绘示现有感光单元的掺杂于P型底材上的N型掺杂区域及另一金属线路层的俯视示意图。

图6绘示根据本发明一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域的俯视示意图。

图7绘示根据本发明一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域与多晶硅线路层的俯视示意图。

图8绘示根据本发明一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域及其中一金属线路层的俯视示意图。

图9绘示根据本发明一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域及另一金属线路层的俯视示意图。

图10绘示根据本发明另一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域及其中一金属线路层的俯视示意图。

附图中出现的图号说明

20：感光单元         21：感光二极管

23：晶体管           24：晶体管

25：晶体管           26：电源端

27：接地端           28：线路

110：半导体基底      112：感光单元

114：光感应区域      120：P型底材

131：N型掺杂区域     132：N型掺杂区域

133：N型掺杂区域     134：N型掺杂区域

141：多晶硅线路      142：多晶硅线路

143：多晶硅线路      151：MOS晶体管

152：MOS晶体管       153：MOS晶体管

160：讯号输出端      171：金属线路

172：金属线路        181：导通插塞

182：导通插塞        183：导通插塞

184：导通插塞        191：金属线路

210：半导体基底      212：感光单元

214：光感应区域      220：P型底材

231：N型掺杂区域    232：N型掺杂区域

233：N型掺杂区域    234：N型掺杂区域

241：多晶硅线路     242：多晶硅线路

243：多晶硅线路     251：MOS晶体管

252：MOS晶体管      253：MOS晶体管

257：汲极           258：源极

260：讯号输出端     271：金属线路

272：金属线路       281：导通插塞

282：导通插塞       283：导通插塞

284：导通插塞       291：金属线路

301：第一方向       302：第二方向

具体实施方式

第一实施例

本发明感光单元的电路图如图1所示，请参照前述的说明，在此便不再赘述。本发明的主要特征是改变感光芯片的线路布局结构，藉以阻塞自由电子四处乱窜到相邻的其它光感应区域内的N型掺杂区域，如图6至图9所示。

图6绘示根据本发明一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域的俯视示意图，图7绘示根据本发明一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域与多晶硅线路层的俯视示意图。图8绘示根据本发明一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域及其中一金属线路层的俯视示意图。图9绘示根据本发明一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域及另一金属线路层的俯视示意图。

请先参照图6，半导体基底210具有一P型底材220及多个N型掺杂区域231、232、233、234，多个感光单元212以矩阵排列的方式排列于半导体基底210的一表面上，每一感光单元212具有一光感应区域214，图1所示的感光二极管21即形成在此光感应区域214上，感光二极管21一般为操作于反向偏压的p-n接面，当光线撞击感光二极管21时，位于空乏区的电子-电洞对会分离，此时电流会从光感应区域214内的N型掺杂区域231流至P型底材220，最后再流至接地端27。

请参照图7，灰色区域代表由多晶硅所形成的线路241、242、243，线路241横越相邻的N型掺杂区域231、232之间，线路242横越相邻的N型掺杂区域232、233之间，线路243横越相邻的N型掺杂区域233、234之间，藉由位于于多晶硅线路241、242、243两旁的N型掺杂区域231、232、233、234作为MOS晶体管的源极或漏极，而藉由多晶硅线路241、242、243作为MOS晶体管的闸极，即可以达成操作MOS晶体管251、252、253的目的。其中标号251对应于图1的晶体管23在半导体基底210上所在的位置，标号252对应于图1的晶体管24在半导体基底210上所在的位置，标号253对应于图1的晶体管25在半导体基底210上所在的位置。

值得注意的是，晶体管253的漏极257由N型掺杂区域233所提供，晶体管253的源极258由N型掺杂区域234所提供，晶体管253的漏极257与源极258分别位于作为晶体管253闸极的多晶硅线路243的两侧。晶体管253的漏极257、源极258及多晶硅线路243延着一横向方向301延伸。在优选的情况下，晶体管253的漏极257及源极258延着第一方向301的延伸长度L比如是介于2微米到10微米之间。

请参照图7，晶体管251的源极系与光感应区域214的N型掺杂区域231电性连接，晶体管251的漏极藉由N型掺杂区域232与晶体管252的漏极电性连接，晶体管252的源极藉由N型掺杂区域233与晶体管253的漏极257电性连接，而晶体管253的源极258藉由N型掺杂区域234与一信号输出端260电性连接。

请参照图8，灰色区域代表位于多晶硅线路上层的金属线路271、272，藉由导通插塞281、282及金属线路271可以使光感应区域214的N型掺杂区域231与晶体管252的闸极电性连接。金属线路272延着第一方向301延伸，而通过导通插塞283可以与晶体管251的闸极电性连接，并且金属线路272会遮挡晶体管253的源极258，其中相较于晶体管253的漏极257，晶体管253的源极258较靠近相邻的感光单元212。由于晶体管253的源极258离位于晶体管253所属的感光单元212内的光感应区域214较远，而离相邻的感光单元212的光感应区域214较近，为避免照射到相邻感光单元214的光线影响到晶体管253的源极258及感光单元212的输出，在本发明中，可以利用金属线路272遮挡晶体管253的源极258，如此便可以达到上述目的。

请参照图9，灰色区域代表位于多晶硅线路上层的金属线路291，延着第二方向302延伸，其中第二方向302大致上垂直于第一方向301。金属线路291横越过N型掺杂区域232、233、234，而藉由导通插塞284可以使金属线路291与N型掺杂区域232电性连接，金属线路291连接至电源端26。

上述感光芯片的线路布局结构，在相邻的感光单元212的光感应区域214之间，配置有N型掺杂区域232、233、234。在光线照射于光感应区域214之后，光线会撞击感光二极管21，使得位于N型掺杂区域231与P型底材220之间的空乏区域内的电子-电洞对会分离，而所分离的电子会到处乱窜。由于到处乱窜的自由电子会被位于光感应区域214周围的N型掺杂区域232、233、234吸收，因此可以阻塞自由电子漂移到相邻的其它感光单元212内的N型掺杂区域231，故可以避免干扰到相邻的感光单元212对照射于此区域的光线强度的判断。

第二实施例

然而本发明的应用并不限于此，金属线路272除了如前所述可以遮蔽晶体管的源极之外，金属线路272亦可以遮蔽晶体管的漏极，如图10所示，其绘示根据本发明另一优选实施例的感光单元的掺杂于P型底材上的N型掺杂区域及其中一金属线路层的俯视示意图。其它与上述实施例中标示相同的部分如前所述，在此便不再赘述。

结论

综上所述，本发明的感光芯片的线路布局结构，在相邻的感光单元的光感应区域之间，配置有N型掺杂区域。在光线照射于光感应区域之后，会产生到处乱窜的自由电子，由于到处乱窜的自由电子会被位于光感应区域周围的N型掺杂区域吸收，因此可以阻塞到处乱窜的自由电子漂移到相邻的其它感光单元内的N型掺杂区域，故可以避免干扰到相邻的感光单元对照射于此区域的光线强度的判断。

虽然本发明已以一优选实施例揭露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以后附的权利要求所界定的范围者为准。

Claims (10)

1.一种感光芯片的线路布局结构，至少包括：

一半导体基底，具有多个感光单元，排列成多列多行的数组结构于所述半导体基底的一表面上，位于每一列上的所述感光单元延着一第一方向排列，而位于于每一行上的所述感光单元是延着一第二方向排列，所述第一方向与所述第二方向之间夹有一角度，每一所述感光单元具有一第一阻塞区域、一第二阻塞区域及一光感应区域，均位于所述半导体基底的所述表面上，每一所述第一阻塞区域包括一源极与一漏极；

多条第一线路，是大致平行地排列于所述半导体基底的所述表面上，并沿着所述第一方向延伸，每一所述第一阻塞区域的所述源极与所述漏极分别位于对应的所述第一线路的两侧，并沿着所述第一方向延伸，所述第一线路、所述源极与所述漏极分别构成对应的所述感光单元之一晶体管，所述晶体管位于延着所述第二方向排列的相邻的所述光感应区域之间；以及

多条第二线路，大致平行地排列于所述半导体基底的所述表面上，并沿着所述第二方向延伸，所述第二线路横越过所述第一线路，每一所述感光单元的所述第二阻塞区域位于对应的所述第二线路下，且位于延着所述第一方向排列的相邻的所述光感应区域之间。

2.如权利要求1所述的感光芯片的线路布局结构，还包括多条第三线路，大致平行地排列于所述半导体基底的所述表面上，并沿着所述第一方向延伸，且所述第三线路分别位于对应的所述第一线路上，并且至少遮蔽所述源极，而在每一所述感光单元中，相较于所述漏极，所述源极较靠近于相邻的所述感光单元。

3.如权利要求2所述的感光芯片的线路布局结构，其中所述第三线路还遮蔽所述漏极。

4.如权利要求1所述的感光芯片的线路布局结构，其中在每一所述感光单元中，所述晶体管沿着所述第一方向的延伸距离介于2微米到10微米之间。

5.如权利要求1所述的感光芯片的线路布局结构，其中所述源极与所述漏极由一N型掺杂区域所构成。

6.如权利要求1所述的感光芯片的线路布局结构，其中所述特征感光单元的所述第二阻塞区域是由一N型掺杂区域所构成。

7.一种感光芯片的半导体基底，至少包括多个感光单元，以矩阵排列的方式排列于所述半导体基底的一表面上，每一所述感光单元具有一第一阻塞区域、一第二阻塞区域及一光感应区域，均位于所述半导体基底的所述表面上，

其特征在于，从所述感光单元选择出一感光单元，定义为一特征感光单元，与所述特征感光单元共同排列于一第一方向上的所述感光单元定义为多个第一感光单元，与所述特征感光单元共同排列于一第二方向上的所述感光单元定义为多个第二感光单元，所述第一方向与所述第二方向夹有一角度，所述特征感光单元的所述第一阻塞区域位于所述特征感光单元的所述光感应区域与相邻的所述第一感光单元之间，藉以阻塞所述特征感光单元与相邻的所述第一感光单元之间的电子干扰，所述特征感光单元的所述第二阻塞区域是位于所述特征感光单元的所述光感应区域与相邻的所述第二感光单元之间，藉以阻塞所述特征感光单元与相邻的所述第二感光单元之间的电子干扰。

8.如权利要求7所述的感光芯片的半导体基底，其中所述特征感光单元的所述第一阻塞区域是由一N型掺杂区域所构成。

9.如权利要求7所述的感光芯片的半导体基底，其中所述特征感光单元的所述第二阻塞区域是由一N型掺杂区域所构成。

10.如权利要求7所述的感光芯片的半导体基底，其中所述特征感光单元的所述第一阻塞区域是沿着所述第一方向延伸，其延伸距离介于2微米到10微米之间。

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