CN1694174A - 熔丝电路 - Google Patents

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Abstract

本发明提供一种熔丝电路，提供可预期的总阻抗，用以多次循环地烧录，该熔丝电路包括：多个熔丝阶，以串联方式排列。每一熔丝阶包括，一第一及第二连接节点、一熔丝、一第一、第二电阻。熔丝耦接于第一及第二连接节点之间。第一电阻的第一端耦接第一节点。第二电阻的第一端耦接第二节点。第一及第二电阻的第二端分别耦接一第三及第四连接节点。第三及第四连接节点分别为下一个熔丝阶的第一及第二连接节点。

Description

熔丝电路
技术领域
本发明是有关于一种半导体装置，特别是有关于一种可烧录熔丝及熔丝电路。
背景技术
熔线元件(fuse element)被广泛地运用在半导体存储装置中。最具代表性的装置为动态随机存取存储器(DRAM)。一般的熔线元件具有一熔丝(fuse)，其可被选择性的打开(open)或是切断(sever)，用以选择性地隔离某些电路。这种打开或是切断熔丝的程序，有时可称为烧断熔丝(blowing a fuse)。
目前有两种基本的方法可烧断熔丝，第一种是利用发射源照射熔丝，直到该熔丝被打开；其中，该发射源可为激光。第二种是利用一电流，用以产生足够的温度将熔丝打开，其中，该电流可为过电流(overcurrent)。打开熔线元件的熔丝的程序经常被称为烧录(programming)熔线元件。不同于激光方式，当元件被封装后，仍可利用过电流方式烧录熔线元件。接下来将以过电流方式烧断熔丝的烧录技术称为“电性的烧录(electrically programming)”或是只称为“烧录”。而被烧录的熔线元件称为“可烧录熔线元件(programmable fu8eelement)”、“电熔丝(electrical fuse)”或是简称“熔丝”。习知的电熔丝只可以被烧录一次，而且当电熔丝被烧断后，是无法复原的。由于电熔丝仅能被烧录一次，因此也称为单次可烧录(one time programmable；以下简称OTP)熔丝。相较于OTP熔丝，在不同的运用中，多次可烧录(multiple timeprogrammable；以下简称MTP)熔丝是必需的。举例而言，非易失性元件的浮动栅极可以被多次的烧录。浮动栅极通过网罗电荷以区分逻辑状态。而电荷可多次地被注入或是移除。
发明内容
本发明提供一种熔丝电路，提供可预期的总阻抗，用以多次循环地烧录，该熔丝电路包括：多个熔丝阶，以串联方式排列，每一熔丝阶包括：一第一及第二连接节点；一熔丝，耦接于该第一及第二连接节点之间；一第一电阻，其第一端耦接该第一节点；以及一第二电阻，其第一端耦接该第二节点；其中，该第一及第二电阻的第二端分别耦接一第三及第四连接节点，该第三及第四连接节点分别为下一个熔丝阶的第一及第二连接节点。
本发明所述的熔丝电路，该熔丝为一单次可烧录熔丝。
本发明所述的熔丝电路，该熔丝为一可复式熔丝。
本发明所述的熔丝电路，当每一熔丝阶中的熔丝被烧录时，一原始熔丝阶中的二连接节点的总阻抗的增加是可预期的。
本发明所述的熔丝电路，该第一及第二电阻为N型或是P型扩散熔丝。
本发明还提供一种熔丝电路，提供可预期的总阻抗，用以多次循环地烧录，该熔丝电路包括：多个熔丝阶，以串联方式排列，每一熔丝阶包括：一第一及第二连接节点；一单次可烧录熔丝，耦接于该第一及第二连接节点之间；一第一电阻，其第一端耦接该第一节点；以及一第二电阻，其第一端耦接该第二节点；其中，该第一及第二电阻的第二端分别耦接一第三及第四连接节点，该第三及第四连接节点分别为该第一及第二连接节点的下一个熔丝阶；其中，在每次循环烧录后，在该熔丝阶中的一起始的熔丝阶的该第一及第二连接节点之间所测量到一总阻抗值是可预期的。
本发明所述的熔丝电路，该单次可烧录熔丝为一可复式熔丝。
本发明还提供一种熔丝阵列，利用单次可烧录熔丝，用以多次循环地烧录，该熔丝阵列包括：一熔丝单元，具有多个位元，其可有效的被烧录；一标帜位元集合，利用至少一单次可烧录熔丝；其中，在该标帜位元集合中的每一标帜位元对应于该熔丝单元中的一位元，  当该标帜位元集合中的一标帜位元为一烧录状态时，则相对应的位元会在一循环烧录中被烧录。
本发明还提供一种熔丝阵列，利用单次可烧录熔丝，用以多次循环地烧录，该熔丝阵列包括：一第一数量的熔丝区段，每一区段具有一位元总数，用以有效地烧录单次可烧录熔丝；一标帜位元集合，利用一第二数量的单次可烧录熔丝；其中，在该标帜位元集合中的每一标帜位元对应每个熔丝区段相结合，并且当该标帜位元集合中的一标帜位元为一烧录状态时，则在一预定的循环烧录下，烧录相对应的区段。
本发明还提供一种熔丝电路，提供可预期的总阻抗，用以多次循环地烧录，该熔丝电路包括：至少一熔丝阶，每一熔丝阶包括；一第一及第二连接节点；一熔丝，耦接于该第一及第二连接节点之间；一第一电阻，其第一端耦接该第一节点；一第二电阻，其第一端耦接该第二节点；以及一第三及第四连接节点，分别耦接该第一及第二电阻的第二端；以及一终端熔丝，耦接于最后一个熔丝阶的第三及第四连接节点之间；其中，当该熔丝电路具有多个熔丝阶时，该熔丝阶以串联方式排列，每一熔丝阶的第三及第四节点分别为下一个熔丝阶的第一及第二连接节点。
本发明提供的熔丝电路，能够提供可预期的总阻抗，用以多次循环烧录。
附图说明
图1显示本发明迭缩熔丝电路的一实施例。
图2显示图1的迭缩熔丝电路的熔丝烧录。
图3显示本发明的利用OTP熔丝作为MTP熔丝的熔丝阵列的一实施例。
图4显示本发明的使用单一位元单元熔丝阵列以达到多次烧录的另一实施例。
具体实施方式
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
本发明提供一种新的阻抗电路，其在某些连接节点或是接触点上，维持一决定性的阻抗值，并利用OTP熔丝以允许多次烧录。在半导体装置中，电熔丝可以被烧录成高阻抗状态，并且可能为一可复式熔丝(poly fuse)、MOS电容、反熔丝(anti-fuse)、扩散熔丝(diffusion fuse)、或是接触反熔丝(contact anti-fuse)。举例而言，电熔丝可被使用在一集成电路中，用以表示晶片的身份标识代号(chip ID)或是序号(serialnumber)。许多熔丝只被烧录一次，利用高阻抗或低阻抗状态以代表0或1状态。
图1显示阻抗电路。阻抗电路100提供一预期的阻抗，用以多次循环地烧录电熔丝，并且也可以被称为迭缩阻抗网电路(telescoped resistance network circuit)。当阻抗电路100多次循环烧录时，可被称为熔丝电路，其能够在多次循环烧录时，提供可预期的阻抗值作为每次循环时的总阻抗值。如图所示，阻抗电路100具有多阶(stage)102、104、及106。每一阶作为一烧录循环，并且具有相同连接模型，其由三个有阻抗能力的装置、或是由耦接在电阻Y之间的电阻X所组成。若在连接节点对A0及B0、A1及B1、或是A2及B2的左侧电路不存在时，便可在连接节点对A0及B0、A1及B1、或是A2及B2测量出总阻抗，例如数值Z。如图所示，每一阶具有四个连接节点。举例而言，连接节点对A0及B0在第一阶的一边，可将其称为开始节点，而连接节点对A1及B1在第一阶的另一边，并可称为结束节点。每一阶以串联方式连接，某一阶的结束节点为下一阶的开始节点。OTP熔丝可被运用在电阻X。X、Y、Z分别代表电阻的阻抗值。在烧录时，电流会直接地烧断熔丝X。由于电阻X并联电阻Y及Z，故可得到下式：
X//(2Y+Z)＝Z
若电阻X作为基本单元时，则在数学上可视为1，而电阻Y及Z可视为X的阻抗的Y及Z倍，便可得到下式：
(2Y+Z)/(2Y+Z+1)＝Z
将上式化简后，可得到：
(2Y+Z)Z＝2Y
只要将电阻Y及Z的值调整成与电阻X有关时，利用每一阶中的熔丝X及Y，便可使得阻抗电路100可多次烧录状态。
举例而言，除了在任一连接节点对之间的熔丝X之外，所有电阻的总阻抗，也就是(2Y+Z)，被设定成X的两倍时，便可得到Z＝Y＝2/3。换句话说，在任一阶中，若熔丝X的阻抗为R时，则在熔丝X的右边的其余部份电路的总阻抗维持在2R。因此，在任一连接节点对可维持在一固定的阻抗。
当预设电压加在连接节点对A0及B0之间时，由于阻抗的不同，两倍多的电流将会经过熔丝X，使得在连接节点对A0及B0之间的熔丝X被烧断(blowing)。同样的，在连接节点对A1及B1之间的熔丝X会在下一个烧录循环时，而被烧断。只要在每一连接节点对之间的阻抗保持固定，可使用其它比例关系的X、Y、Z。
除了在任一连接节点对之间的熔丝X之外，所有电阻的总阻抗，也就是(2Y+Z)，被设定成X的三倍时，便可得到Z＝3/4而Y＝9/8。换句话说，在任一阶中，若熔丝X的阻抗为R时，则在熔丝X的右边的其余部份电路的总阻抗维持在3R。因此，在任一连接节点对可维持在一固定的阻抗。
图2显示当第一熔丝X被烧录或是烧断时的阻抗电路的电流流向。当电压加在连接节点对A0及B0时，由于其为开路状态，故没有电流由节点A0流向B0。假设，流经节点A1及B1的电流为I，而流经节点A2及B2的电流为I/2。只有在连接节点对A1及B1之间的熔丝X会被烧录。反复此步骤，从一端到另一端(例如从左边到右边)的熔丝会相继地被烧断，因此形成多次可烧录的熔丝电路。由于在连接节点对A0及B0的左边并没分支的电阻或是熔丝，故连接节点对A0及B0被称为原始阶的第一连接节点对。每一烧录循环后的总阻抗的计算是很复杂的，但是可预期的。在节点Ai及Bi(i＝0、1、2、…)之间的熔丝可由可复式熔丝所构成。在阻抗电路100中的其它电阻可由熔丝的其它型态所构成，例如，N+、P+扩散、或是栅极击穿熔丝，其均可抵抗烧录。
在多次烧录中，由于电阻Y的阻抗为已知，故在原始连接节点对A0及B0之间的总阻抗是可预期的。举例而言，假设，熔丝X为R，Y＝2R/3、在任一连接节点对之间的阻抗为2/3，则在图2中的阻抗电路200显示总原始阻抗值2R/3(即R并联2R)。在第一次烧录循环后，总阻抗为2R(即(2R/3)×2+2R/3＝2R)，在第二次烧录循环后，总阻抗为10R/3(即(2R/3)×4+2R/3＝10R/3)。如上所述，阻抗每次会增加4R/3。总之，在每次烧录循环后的总阻抗为(2R/3)×(1+2P)；其中P为烧录循环的次数。只要是在电阻左边的阶，便可利用如此的计算方式。上述情况假设烧断的熔丝的阻抗远大于未被烧断的熔丝的阻抗。
在两连贯的烧录循环中的阻抗值之间，利用具有合适的参考阻抗设定的侦测电路时，便可准确地判断熔丝是否已被烧录。侦测的结果用以产生二进制数(binary number)，以反映熔丝的逻辑状态。
图3显示本发明的利用OTP熔丝作为MTP熔丝的另一实施例。图3显示一OPT熔丝阵列，在每个单元(cell)中具有m个位元(bit)，以及一个标帜(Tag)位元集合，其具有至少m个位元，因此，该阵列为使用OTP熔丝的m次MTP。每一标帜位元对应于每一单元中的一预设位元。在某一标帜位元的烧录状态下，其所对应的预设位元会在一预设循环烧录下被烧录。举例而言，假设每一单元具有2个位元，而熔丝阵列包含许多具有2位元的单元，以及一标帜位元。当该标帜位元未被烧录时，在所有单元中的某一位元会被使用(例如，烧录或是读取)，当该标帜位元被烧录时，在所有单元中的另一位元会被使用。因此，当每一单元具有m位元，则需要m-1标帜位元。当某一标帜位元被烧录时，则其所对应的单元中的位元便可被烧录。在一实施例中，若所有标帜位元均未被烧录时，则在n位元中的第一位元将会被使用。若第一标帜位元被烧录，而其它标帜位元未被烧录时，则在n位元中的第二位元将会被使用。同样地，若第一、第二标帜位元被烧录，而其它标帜位元未被烧录时，则在n位元中的第三位元将会被使用。这些m-1标帜位元可以单独地被作用，或是形成一熔丝阵列。m-1标帜位元可以设置在熔丝阵列的最后一个位元。当m-1标帜位元被读取时，则决定n位元中的某一位元将被使用。
图4显示本发明的使用单一位元单元熔丝阵列作为多次烧录的一可能实施例。每一单元只有一个位元，而熔丝阵列具有多个区段(sector)，每一区段具有多个位元。每一区段具有至少一标帜位元。举例而言，当某一标帜位元被烧录时，则上半部的区段或是左半部的区段会被烧录。事实上，多个标帜位元可被用以直接地烧录熔丝阵列中的不同区段。举例而言，若熔丝阵列中的每一列视为一区段时，则n列的熔丝阵列便具有n位元的标帜位元。当某一标帜位元被烧录时，某一区段、或是熔丝阵列中的某一列会被烧录。熔丝阵列可被分割成不同的区段，每一区段具有预设的位元总数，以及一对应的标帜位元；其中，标帜位元用以控制所对应的区段的烧录。另外，标帜位元可以与区段位于同一阵列中、或是与区段位于不同的阵列中。在本实施例中，若所有标帜位元均未被烧录时，第一区段将会被使用；若第一标帜位元被烧录，而其它标帜位元未被烧录时，则第二区段会被使用。同样地，若第一、第二标帜位元被烧录，而其它标帜位元未被烧录时，则第三区段会被使用；其余依此类推。m-1标帜位元可以单独地设置在熔丝单元，或是在熔丝阵列的某一部份。m-1标帜位元可设置在熔丝阵列的最后m-1位元，根据标帜位元的烧录状况，可决定哪一区段将被使用。
虽然本发明已详细揭露如上，但并非用以限制本发明。举例而言，熔丝包含许多不同的种类，例如，N+可复式熔丝(N+poly fuse)、P+可复式熔丝(P+ poly fuse)、常数反熔丝(constant anti-fuse)、金属熔丝(metal fuse)、PN结熔丝(PN junction fuse)、MOS电容反熔丝(MOSCAP anti-fuse)、反相偏压N+/P+可复式熔丝(reverse biased N+/P+polyfuse)、以及本质(intrinsic)的或接近本质的可复式熔丝。所有的熔丝阵列不是包含一次元(one dimensional)的熔丝，就是多次元的熔丝阵列。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100、200：阻抗电路    A0、B0：连接节点
102、104、106：阶     A1、B1：连接节点
X、Y、Z：电阻         A2、B2：连接节点

Claims (10)

1、一种熔丝电路，其特征在于提供可预期的总阻抗，用以多次循环地烧录，该熔丝电路包括：
多个熔丝阶，以串联方式排列，每一熔丝阶包括：
一第一及第二连接节点；
一熔丝，耦接于该第一及第二连接节点之间；
一第一电阻，其第一端耦接该第一节点；以及
一第二电阻，其第一端耦接该第二节点；
其中，该第一及第二电阻的第二端分别耦接一第三及第四连接节点，该第三及第四连接节点分别为下一个熔丝阶的第一及第二连接节点。
2、根据权利要求1所述的熔丝电路，其特征在于：该熔丝为一单次可烧录熔丝。
3、根据权利要求1所述的熔丝电路，其特征在于：该熔丝为一可复式熔丝。
4、根据权利要求1所述的熔丝电路，其特征在于：当每一熔丝阶中的熔丝被烧录时，一原始熔丝阶中的二连接节点的总阻抗的增加是可预期的。
5、根据权利要求1所述的熔丝电路，其特征在于：该第一及第二电阻为N型或是P型扩散熔丝。
6、一种熔丝电路，其特征在于提供可预期的总阻抗，用以多次循环地烧录，该熔丝电路包括：
多个熔丝阶，以串联方式排列，每一熔丝阶包括：
一第一及第二连接节点；
一单次可烧录熔丝，耦接于该第一及第二连接节点之间；
一第一电阻，其第一端耦接该第一节点；以及
一第二电阻，其第一端耦接该第二节点；
其中，该第一及第二电阻的第二端分别耦接一第三及第四连接节点，该第三及第四连接节点分别为该第一及第二连接节点的下一个熔丝阶；
其中，在每次循环烧录后，在该熔丝阶中的一起始的熔丝阶的该第一及第二连接节点之间所测量到一总阻抗值是可预期的。
7、根据权利要求6所述的熔丝电路，其特征在于：该单次可烧录熔丝为一可复式熔丝。
8、一种熔丝阵列，其特征在于利用单次可烧录熔丝，用以多次循环地烧录，该熔丝阵列包括：
一熔丝单元，具有多个位元，其可有效的被烧录；
一标帜位元集合，利用至少一单次可烧录熔丝；
其中，在该标帜位元集合中的每一标帜位元对应于该熔丝单元中的一位元，  当该标帜位元集合中的一标帜位元为一烧录状态时，则相对应的位元会在一循环烧录中被烧录。
9、一种熔丝阵列，其特征在于利用单次可烧录熔丝，用以多次循环地烧录，该熔丝阵列包括：
一第一数量的熔丝区段，每一区段具有一位元总数，用以有效地烧录单次可烧录熔丝；
一标帜位元集合，利用一第二数量的单次可烧录熔丝；
其中，在该标帜位元集合中的每一标帜位元对应每个熔丝区段相结合，并且当该标帜位元集合中的一标帜位元为一烧录状态时，则在一预定的循环烧录下，烧录相对应的区段。
10、一种熔丝电路，其特征在于提供可预期的总阻抗，用以多次循环地烧录，该熔丝电路包括：
至少一熔丝阶，每一熔丝阶包括；
一第一及第二连接节点；
一熔丝，耦接于该第一及第二连接节点之间；
一第一电阻，其第一端耦接该第一节点；
一第二电阻，其第一端耦接该第二节点；以及
一第三及第四连接节点，分别耦接该第一及第二电阻的第二端；以及
一终端熔丝，耦接于最后一个熔丝阶的第三及第四连接节点之间；
其中，当该熔丝电路具有多个熔丝阶时，该熔丝阶以串联方式排列，每一熔丝阶的第三及第四节点分别为下一个熔丝阶的第一及第二连接节点。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102656640A (zh) * 2009-12-21 2012-09-05 桑迪士克3D有限责任公司 具有多电平、单次写入存储器单元的可重写存储器件
CN107402796A (zh) * 2017-08-04 2017-11-28 信利光电股份有限公司 一种提高烧录良率的方法及装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7583527B2 (en) * 2006-09-29 2009-09-01 Infineon Technologies Ag Tunable resistor and method for operating a tunable resistor
US8178945B2 (en) * 2009-02-03 2012-05-15 International Business Machines Corporation Programmable PN anti-fuse
US8242831B2 (en) * 2009-12-31 2012-08-14 Intel Corporation Tamper resistant fuse design

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5568444A (en) * 1993-01-08 1996-10-22 Integrated Device Technology, Inc. Adjacent row shift redundancy circuit having signal restorer coupled to programmable links
JPH1056066A (ja) * 1996-08-08 1998-02-24 Matsushita Electron Corp アンチヒューズ素子およびその製造方法
JP3157753B2 (ja) * 1997-09-30 2001-04-16 日本電気アイシーマイコンシステム株式会社 半導体記憶回路
JP2001077310A (ja) * 1999-09-01 2001-03-23 Mitsubishi Electric Corp 電圧設定回路
US7072463B1 (en) * 2000-09-12 2006-07-04 Intel Corporation Apparatus and method for programmable line interface impedance matching
JP3857573B2 (ja) * 2001-11-20 2006-12-13 富士通株式会社 ヒューズ回路
US6686791B2 (en) * 2002-04-25 2004-02-03 Intel Corporation Oxide anti-fuse structure utilizing high voltage transistors
JP4093835B2 (ja) * 2002-09-26 2008-06-04 三洋電機株式会社 混成集積回路装置に組み込んだモータードライバーのヒューズ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102656640A (zh) * 2009-12-21 2012-09-05 桑迪士克3D有限责任公司 具有多电平、单次写入存储器单元的可重写存储器件
CN107402796A (zh) * 2017-08-04 2017-11-28 信利光电股份有限公司 一种提高烧录良率的方法及装置

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