CN1674271A - 引线直接粘附到芯片的半导体封装及其制造方法和设备 - Google Patents
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Abstract
本发明提供了一种引线框与IC芯片直接接触的半导体封装。在引线框和芯片上都涂敷上粘合剂。从而使引线框牢固地固定芯片。粘合剂在较低温度下固化。例如,UV可固化的粘合剂可以只在UV照射下固化。粘合剂可以沿引线的宽度方向以一行或两行的形式延伸。在制造工序中,保护带可以用来保护引线键合区免受粘合剂污染。一种设备可以促进封装的同步和可靠制造。
Description
技术领域
本发明主要涉及半导体封装技术,更特别地,涉及引线框(lead frame)的引线与集成电路芯片的表面直接接触和粘附(attached)的半导体封装,以及相关的制造方法和设备。
背景技术
半导体封装是指集成电路(IC)的外壳和互连,集成电路也被称为芯片(chip)或管芯(die),经封装构成一个电子系统。封装所提供的功能可以包括机械地支撑芯片的结构、保护芯片免受环境影响的物理外壳、允许信号和电源进出芯片的电连接、以及排除芯片或系统所产生的热量的适当装置。引线框通常可用于封装中,以便为芯片提供机械支撑、电连接和散热路径。
各种不同的引线框封装是公知技术。其中一种称为芯片上引线(LOC:lead-on-chip)封装,其引线框的引线位于芯片的顶表面上。在LOC封装中,引线框通过一个粘合层连接到芯片上,粘合层通常由,比如聚酰亚胺制作的粘合带形成。
图1显示了传统的LOC封装10的截面图。
参考图1,LOC封装10包括IC芯片11,IC芯片11上配置有引线框的引线12。粘合带13夹置在IC芯片11和引线12之间。在制造过程中,粘合带13预先附着在引线12的底表面上,然后再通过热压(thermo-compression)技术在约250~350℃的温度下贴附在芯片11的顶表面上。引线12通过金属线14电连接到芯片11的输入/输出(I/O)焊盘11a。模制树脂15提供外壳并保护芯片11、引线12和金属线14免受环境的影响。
如上所述,传统的LOC封装10需要类似粘合带13这样的粘合层来机械连接芯片11和引线12。粘合层13的存在可能会引起各种问题。
例如,当粘合带13贴附到芯片11上时,该贴附工序是在高温下进行的。因此芯片11要经受热应力,这可能会引起芯片11退化。
此外,由于粘合带13位于芯片11和引线12之间,所以粘合带13使引线12从芯片11上分开。另一个潜在的问题是由芯片11和引线12之间的间隙16造成的。当进行形成模制树脂15的铸模工序时,在间隙16中经常会进入通常包含于模制树脂15中的固体填充物。不幸的是,这种固体填充物可能会对芯片11造成机械损伤。
此外另一个潜在的问题是造成引线12的平面度较差的可能性。芯片-引线的贴附工序通常伴随高压和高温。当引线12朝芯片11下压时,粘合带13在某部分上可能会不均匀受压。这会引起引线12倾斜,并在高度上与相邻的引线12出现差异。另外,引线12的较差的平面度可能会引起引线12上的金属线14的键合不良。
图2显示了另一种传统的LOC封装20的截面图。
参考图2,这种封装包括底层填充树脂21,该底层填充树脂21填充在芯片11和引线12之间的间隙中。底层填充树脂21是可流动的,并在引线12通过粘合带13附着在芯片11上之后填充到间隙中。这样,底层填充树脂21防止了模制树脂15中的固体填充物进入芯片11和引线12之间。尽管底层填充树脂21通常含有类似填充物的成分,但是底层填充树脂21中的这种填充物与间隙相比是非常微小的颗粒。所以,底层填充树脂21不会对芯片11造成损伤。
然而,由于粘合带13这种封装20仍具有潜在的问题。此外,形成底层填充树脂21的工艺可能是困难、耗时的和不经济的。
图3显示了另一种传统的LOC封装30的截面图。尽管上述图1和图2示出了沿引线12的长度方向取得的截面,但图3示出了沿引线12的宽度方向取得的截面。
图3所示的封装30采用了液体粘合剂31代替上述粘合带。液体粘合剂31涂敷在芯片11的顶表面上或引线12的底表面上。然后,引线12通过液体粘合剂31贴附在芯片11上。使用液体粘合剂31的这一贴附工序是在相对较低的温度下进行的,所以可以消除由热应力引起的潜在的问题。
然而,在芯片11和引线12之间仍然存在着间隙,而且液体粘合剂31会使引线12的平面度更加恶化。另外,可流动的液体粘合剂31可能会污染I/O焊盘(图1和2中的11a)。
发明内容
本发明的示范性和非限制性的实施例提供一种在IC芯片和引线框之间没有间隙的半导体封装。本发明的示范性实施例还提供了一种采用允许低温处理的粘合材料的半导体封装。本发明的示范性实施例也提供一种具有良好的引线平面度的半导体封装。此外,本发明的示范性实施例提供一种用于制造半导体封装的设备和方法。
根据本发明的一个示范性实施例,半导体封装包括一个具有顶表面和底表面的IC芯片、一个直接与IC芯片的顶部和底表面中的一个特定表面相接触的引线框、以及设置在部分引线框和IC芯片的部分特定表面上的用来将引线框固定在IC芯片上的粘合剂。
粘合剂可以是一种在200℃或更低温度下固化的液体粘合剂,或者可选地是一种UV固化的粘合剂。
根据本发明的另一个示范性实施例,半导体封装包括IC芯片、引线框和粘合剂。IC芯片包括其上配置了多个I/O焊盘的顶表面和与顶表面相对的底表面。引线框包括多个间隔的引线,它们与IC芯片的顶表面直接接触。粘合剂设置在引线之间的空间内和IC芯片的顶表面上,从而使引线框固定在IC芯片上。
粘合剂可以是一种在200℃或更低温度下固化的液体粘合剂,或者可选地是一种UV固化的粘合剂。粘合剂也可以设置在引线上。粘合剂可以沿每个引线的中间部分以一行延伸,或者分别沿每个引线的内侧末端和中间部分以两行延伸。
I/O焊盘可以沿顶表面的中间区域布置,并且每一引线可以有一个与I/O焊盘相邻的键合区。在这种情况下,封装还可以包括多个金属线,它们分别有第一和第二端。第一端键合到I/O焊盘,第二端键合到键合区。粘合剂可以以一行的形式位于键合区的外侧附近、以两行的形式位于键合区两侧附近、或者以两行的形式位于键合区的外侧附近和金属线的第二端的周围。
根据本发明的可选择的示范性实施例,半导体封装包括IC芯片、引线框和粘合剂。IC芯片包括其上配置了多个I/O焊盘的顶表面和与顶表面相对的底表面。引线框包括一个与IC芯片的底表面直接接触的支撑引线,以及布置在支撑引线附近的多个引线。粘合剂设置在支撑引线的选定边缘的周围和IC芯片底表面的邻近区域的周围,从而使引线框固定在IC芯片上。
粘合剂可以是一种在200℃或更低温度下固化的液体粘合剂,或者可选地是一种UV固化的粘合剂。支撑引线可以具有至少一个开口。在这种情况下,粘合剂可以形成在支撑引线的内侧边缘的周围,内侧边缘由开口确定。可选地,支撑引线可以比IC芯片的尺寸更小。在这种情况下,粘合剂可以形成在支撑引线的外侧边缘的周围。
I/O焊盘可以沿顶表面的外围区域布置,每一引线可以有一个与I/O焊盘相邻的键合区。在这种情况下,封装还可以包括多个金属线,它们分别有键合到I/O焊盘的第一末端和键合到键合区的第二末端。
根据本发明的另一个示范性实施例,用于制造半导体封装的方法包括提供一个具有顶表面和底表面的IC芯片。该方法还包括提供一个与IC芯片的顶和底表面中的某个特定表面直接接触的引线框。该方法还包括在部分引线框和部分IC芯片的特定表面上提供粘合剂,在较低温度下固化粘合剂从而使引线框固定在IC芯片上。
粘合剂的固化可以在约200℃或更低的温度下进行。可选地,粘合剂可以是UV可固化的粘合剂。在这种情况下,粘合剂的固化可以包括向UV可固化的粘合剂施加UV照射、UV照射后在约100~200℃的温度下对UV可固化的粘合剂进行固化。
根据本发明的另一个示范性实施例,制造半导体封装的方法包括提供一个IC芯片,该IC芯片包括其上配置了多个I/O焊盘的顶表面和与顶表面相对的底表面。该方法还包括提供一个引线框,引线框包括多个间隔的引线,每个引线具有与I/O焊盘相邻的键合区,从而引线直接放置在IC芯片的顶表面上。该方法还包括向引线之间的空间内和IC芯片的顶表面上涂敷粘合剂,并在低温下固化粘合剂,从而使引线框固定在IC芯片上。
粘合剂可以是UV可固化的粘合剂。粘合剂的固化可以包括向UV可固化的粘合剂施加UV照射、UV照射后在约100~200℃的温度下对UV可固化的粘合剂进行固化。
IC芯片的提供可以包括将IC芯片放置在一个芯片固定夹具(chip-holding jig)内。在这种情况下,IC芯片的顶表面可以与芯片固定夹具的顶表面共面。引线框的提供可以包括使用引线锁定夹具(lead-lockingjig)下压引线。粘合剂的涂敷可以包括在引线的宽度方向上连续或不连续地涂布粘合剂。
该方法还可以包括在粘合剂固化后,将多个金属线键合到IC芯片的I/O焊盘和引线的键合区。在这种情况下,引线框的提供可以包括将保护带粘附到引线的键合区。保护带可以是压敏粘合带。
该方法也可以包括在键合金属线之前从引线上撕除保护带。此外,在撕除保护带和键合金属线之间、或者可选地在键合金属线之后,该方法还可以包括沿引线的内侧末端涂敷第二粘合剂。引线框的提供可以包括使引线锁定夹具下压引线的键合区。
根据本发明的另一个示范性实施例,用于制造半导体封装的方法包括提供一个IC芯片,该IC芯片包括其上配置了多个I/O焊盘的顶表面和与顶表面相对的底表面。该方法还包括提供一个引线框,引线框包括一个支撑引线和布置在支撑引线附近的多个引线,每个引线具有与I/O焊盘相邻的键合区,从而支撑引线直接放置在IC芯片的底表面上。该方法还包括向支撑引线的选定边缘的周围和IC芯片的底表面的邻近区域的周围涂敷粘合剂,并在低温下固化粘合剂,从而使引线框固定在IC芯片上。
粘合剂可以是UV可固化的粘合剂。在这种情况下,粘合剂的固化可以包括向UV可固化的粘合剂施加UV照射、UV照射后在约100~200℃的温度下对UV可固化的粘合剂进行固化。
IC芯片的提供可以包括将IC芯片放置在一个芯片固定夹具内。IC芯片的底表面可以与芯片固定夹具的顶表面共面。引线框的提供可以包括使用引线锁定夹具下压支撑引线和引线。
该方法还可以包括,在粘合剂固化后将多个金属线键合到IC芯片的I/O焊盘和引线的键合区。
根据本发明的另一个示范性实施例,用于制造半导体封装的设备包括一个芯片固定夹具和一个引线锁定夹具。芯片固定夹具包括一个平坦的顶表面和至少一个空腔。空腔是从顶表面向上挖空的,从而可以容纳一个IC芯片,并与IC芯片的外部形状相一致。引线锁定夹具配置在芯片固定夹具的上面。引线锁定夹具包括用来下压引线框的引线的按压部分和露出引线的至少一个开口部分。
芯片固定夹具还可以包括定位销,它从顶表面向上凸出。引线锁定夹具还可以包括定位孔,使芯片固定夹具上的定位销可以插入到其中。芯片固定夹具也可以包括分布在整个顶表面上的几个空腔。按压部分可以用来压住引线的外侧部分或者内侧部分。芯片固定夹具和引线锁定夹具可以由不锈钢或者强化塑料制成。按压部分可以具有由弹性材料覆盖的底表面。
附图说明
图1显示了一种传统的芯片上引线封装的实例的截面图。
图2显示了另一种传统的芯片上引线封装的实例的截面图。
图3显示了另一种传统的芯片上引线封装的实例的截面图。
图4显示了依照本发明第一示范性实施例的半导体封装的平面图。
图5是沿图4中V-V线取得的截面图。
图6是沿图4中VI-VI线取得的截面图。
图7显示了图6所示封装的变化实例的截面图。
图8显示了依照本发明第二示范性实施例的半导体封装的平面图。
图9是沿图8中IX-IX线取得的截面图。
图10显示了依照本发明第三示范性实施例的半导体封装的截面图。
图11显示了依照本发明第四示范性实施例的半导体封装的截面图。
图12显示了用于图11所示封装的引线框的平面图。
图13显示了图11所示封装的变化实例的截面图。
图14A到14F显示了依照本发明第五示范性实施例的半导体封装的制造方法的截面图。
图15显示了依照本发明第六示范性实施例的半导体封装的制造设备的透视图。
图16是沿图15中XVI-XVI线取得的截面图。
图17A显示了图15所示装置的一个变化实例的平面图。
图17B显示了图15所示装置的另一个变化实例的截面图。
图18A到18D显示了依照本发明第七示范性实施例的半导体封装的制造方法的截面图。
图19A和19B显示了在图18A到18D所示的方法中使用的保护带的实例的平面图。
图20A到20D显示了依照本发明第八示范性实施例的半导体封装的制造方法的截面图。
图21A和21B显示了依照本发明第九示范性实施例的半导体封装的制造方法的截面图。
图22A到22D显示了依照本发明第十示范性实施例的半导体封装的制造方法的截面图。
具体实施方式
下文将结合附图更加全面地描述本发明的示范性和非限制性的实施例。然而,本发明可以以多种不同的形式来实现,而不应看成是局限于这里所提出的示范性实施例。相反地,对于本领域技术人员而言,公开的实施例将使本公开变得完整和全面,并充分表达本发明的范围。在不脱离本发明的范围的前提下,本发明的原理和特点可以应用于各种各样的和大量的实施例中。
注意,人们所熟知的结构和过程不再给出详细的描述或图示,从而避免掩盖本发明的重点。也要注意,附图并非按比例画出。相反地,为了说明的简单和清楚起见,某些元件的尺寸相对于其它元件来说是放大了的。类似的参考编号用来表示不同附图中相似的和相对应的部件。
第一示范性实施例
图4是依照本发明第一示范性实施例的半导体封装100的平面图。图5是沿图4中V-V线取得的截面图,图6是沿图4中VI-VI线取得的截面图。也就是说,图5是沿引线121的长度方向取得的,而图6是沿引线121的宽度方向取得的。
参考图4到6,本实施例的封装100具有芯片上引线(LOC)的结构,其中引线框120的引线121配置在一个集成电路(IC)芯片110的顶表面111上。特别地,与传统的LOC封装相比,此封装100的引线121与IC芯片110的顶表面111直接接触。此外,在引线121与芯片110相接触的情况下,粘合剂130形成在引线121的上面和它们之间,从而将引线121机械性的连接和固定在芯片110上。
IC芯片110包括多个配置在顶表面111(也称为有源表面)上的输入/输出(I/O)焊盘112。I/O焊盘112是芯片内部电路(未示出)的电学端子,也是电耦合引线121的位置。本实施例中,I/O焊盘112沿顶表面111的中心区域排列成一行或两行。因此本实施例中的芯片110通常被称为中心焊盘型芯片。然而,I/O焊盘112的上述排列仅仅是示例性的,不应看作是本发明的示范性实施例的限制。进一步地,本发明的示范性实施例并不局限于IC芯片110特定的种类、形状和尺寸。
使用保护层(未示出)覆盖除I/O焊盘之外的芯片110的顶表面111。保护层具有电绝缘特性并保护芯片内部电路。本领域内众所周知,保护层可以由氮化硅或二氧化硅形成,可以再向它们添加聚酰亚胺层。
引线框120包括多个引线121。引线框120不仅机械地支撑芯片110,也提供电和热路径。尽管引线框120在制造过程中是条形的,但是在封装100的最终结构中只有引线121保留下来。本领域内众所周知,引线框120还可以包括一个连接杆(tie bar)(未示出)。与引线121电耦合到芯片110不同的是,连接杆不具有电连接。
引线121排列在I/O焊盘112的两则附近,并伸向I/O焊盘112。每一侧的引线121彼此都基本上平行并相互隔开。每个引线121的底表面都与芯片110的顶表面111直接接触。因此,在芯片110和引线121之间不会产生间隙,此外也保证了引线121的平面度。可以理解,根据芯片110的种类、形状和尺寸以及I/O焊盘112的排列,引线121可以具有不同的结构。图4仅示例性地示出了引线121的结构,不应看作是对本发明示范性实施例的限制。
粘合剂130由易于涂布并允许低温处理的液体粘合剂材料制备。在引线121与芯片110的顶表面111直接接触的情况下,粘合剂130在引线121的宽度方向中连续的形成。所以粘合剂130在引线121上和围绕引线121延伸,并覆盖通过相邻的引线121之间的空间暴露出来的芯片110。从而引线121通过粘合剂130机械地固定在芯片110上。
可选地,粘合剂130可以不连续地只形成在相邻引线121之间。图7显示了这样一种情况。图7与图6相对应。
如图4所示,引线121的内侧间距不同于其外侧间距。所以引线121在芯片110的两侧边缘附近弯折,从而形成放射状排列。此外,设置了粘合剂130的部分引线121彼此平行。由于粘合剂130横跨引线121,所以粘合剂130下面的引线121最好彼此平行布置。
最好粘合剂130可以在液态下涂布,并在约200℃或更低的温度下固化。本实施例的粘合剂130是一种紫外(UV)固化粘合剂,它可以在UV能量下快速凝胶化从而保持部分粘合。因此,UV可固化的粘合剂具有在引线键合工艺前不需要固化步骤的优点。稍后将详细描述UV可固化的粘合剂。
封装100还包括多个金属线140。每个金属线140的一端被键合到芯片110的I/O焊盘112,另一端被键合到引线121的键合区上,从而提供电连接路径。金属线140可以是金(Au)或者铝(Al)丝。键合金属线140的引线121的键合区是与I/O焊盘112相邻的引线末端。粘合剂130位于不侵占键合区的位置,例如,在每个引线121的中部。
封装100还包括模制树脂150。模制树脂150不仅构成了封装100的外壳,同时也保护和固定了芯片110、引线121和金属线140。模制树脂150可以使用环氧基化合物。
引线121的外侧部分从模制树脂150突出。外侧部分也被称为外部引线。外部引线弯折成适于安装到外部板上的特定形状。
在第一实施例中,粘合剂130沿相邻引线121的中间部分以单行形式延伸,但可选地也可以以两行的形式延伸。下述第二实施例就是这样一种情况。
第二示范性实施例
图8示出了依照本发明第二示范性实施例的半导体封装200的平面图。图9是沿图8中IX-IX线取得的截面图。
参考图8和9,本实施例中的封装200包括两行延伸的粘合剂130和230。在下文中,与前面的实施例中位置一样的粘合剂称为第一粘合剂130,而其它粘合剂称为第二粘合剂230。
第二粘合剂230沿引线121的内侧末端形成。每一引线121的键合区位于第一粘合剂130和第二粘合剂230之间。与第一粘合剂130类似,第二粘合剂230也由液体粘合剂材料制备,例如UV可固化的粘合剂,它易于涂布并且允许低温处理。
通过与第一粘合剂130一起使用第二粘合剂230,增强了芯片110和引线121之间的粘结强度。因此这可以防止芯片110倾斜。如果粘结强度不足,在模制工序中由于树脂流动的冲力芯片110可能倾斜。第二粘合剂230将引线121的内侧末端固定在芯片110的顶表面111上,所以金属线键合工序可以在稳定性和可靠性上得到改善。
除了第二粘合剂230以外,封装200的部件与前面第一实施例中所描述的一样,所以省略了它们的详细描述。
可选地,第二粘合剂230也可以形成在键合到引线121键合区的金属线140的一端的周围。后续第三实施例描述了这样一种情况。
第三示范性实施例
图10示出了依照本发明第三示范性实施例的半导体封装300的截面图。
参考图10,本实施例中的第二粘合剂330覆盖着每个金属线140的引线键合端。也就是说,第二粘合剂330形成在键合到引线121键合区的金属线140的端部和引线121的内侧末端的周围。因此,尽管第二实施例中的第二粘合剂是在金属线键合工序之前形成的,但是本实施例中的第二粘合剂330是在金属线键合之后形成的。
第二粘合剂330不仅增加芯片110和引线121之间的粘结强度,也增强了金属线140和引线121的结合能力。此外,第二粘合剂330可以防止金属线140在铸模工序中被树脂流动力冲偏。
除了第二粘合剂330以外,封装300的部件与前面实施例中的一样,所以省略了它们的详细描述。
另一方面,引线框的引线121也可以可选地配置在芯片110的底表面上,而不是芯片110的顶表面111上。在下述第四实施例中描述了这种情况。
第四示范性实施例
图11示出了依照本发明第四示范性实施例的半导体封装400的截面图。另外,图12示出了用于图11所示封装400的引线框420的平面图。
参考图11和12,本实施例的封装400具有不同的结构,其中引线框420配置在IC芯片410的底表面413上。引线框420包括电耦合到芯片410的多个引线421,以及与芯片410的底表面413直接接触的支撑引线422。因此支撑引线422位于引线框420的中心区域,引线421排列在支撑引线422的两侧附近。
芯片410放置在支撑引线422上并由其支撑。支撑引线422至少有一个开口422a,通过它部分暴露出芯片410的底表面413。粘合剂430沿开口422a的边界形成在支撑引线422的内侧边缘和与芯片410的底表面413的相邻区域的周围,从而使支撑引线422机械连接并固定到芯片410上。类似于前面所述的粘合剂,本实施例的粘合剂430也由液体粘合剂材料制备,例如UV可固化的粘合剂,它易于涂布并且允许低温处理。
IC芯片410包括沿芯片410的顶表面411的外围区域排列的多个I/O焊盘4 12。因此本实施例中的芯片410通常称为边缘焊盘型芯片。芯片410的I/O焊盘412通过金属线140电耦合到相应的引线421上。
引线框420的形状可以有各种不同的变化。例如,引线框420可以排列在支撑引线422的所有侧边附近,支撑引线422的尺寸可以比芯片410更小从而没有开口422a。图13显示了后面这种情况的截面图。
参考图13,由于支撑引线422与芯片410相比尺寸更小,所以芯片410的底表面413的外围区域暴露在支撑引线422的外部。因此,粘合剂430形成在支撑引线422的外侧边缘和暴露的芯片410的底表面413周围。
上述实施例涉及半导体封装的结构。下面,第五实施例涉及封装的制造方法。
第五示范性实施例
图14A到14F显示了依照本发明第五示范性实施例的半导体封装制造方法的截面图。本实施例中的方法可以应用于第一实施例的封装。
如图14A所示,芯片110被放置在芯片固定夹具510中。夹具510有一个从夹具510的顶表面511上部挖空的芯片容纳空腔512。空腔512与芯片110的外形一致。特别地,空腔512的深度等于芯片110的厚度。所以在芯片110插入空腔512之后,芯片110的顶表面111与夹具510的顶表面511共面。
在晶片切割工艺中,芯片110从晶片上单独分割下来。然后通过适当的转移工具(未示出)将芯片110转移到空腔512中。转移芯片110时,转移工具通常可以通过真空吸力暂时性地支撑芯片110。因为晶片切割工艺和转移工具在本领域内都是人们所熟知的,所以这里省略了它们的详细描述。
芯片110被放入夹具510中后,把引线框120放置在芯片110的顶表面111上,如图14B所示。由于芯片110和夹具510的顶表面111和511共面,所以引线框120可以稳定放置在芯片110的上面。特别地,引线框120的引线121可以与芯片110的顶表面111保持直接接触。
下一步,如图14C所示,引线锁定夹具520下压引线121。从而将引线121固定到芯片110的顶表面111上。
下一步,如图14D所示,将粘合剂130涂敷在引线121上。粘合剂130是粘性液体的UV可固化的粘合剂,例如由美国公司Polysciences制造的型号No.EW707-003粘合剂。粘合剂130沿引线121的宽度方向连续或不连续地进行涂布。这样,粘合剂130位于通过相邻引线121之间的区域暴露出来的芯片110的上面。
下一步,如图14E所示,对粘合剂130施加UV照射。举例来说,UV照射的量约为1.0J/cm2。粘合剂130在UV能量的作用下迅速凝胶化。也就是说,粘合剂130可以仅通过UV照射获得部分粘合。因此,在没有附加的固化步骤的情况下,引线121通过粘合剂130基本上附着在了芯片110的上面。
下一步,如图14F所示,执行金属线键合过程,通过金属线140连接芯片110和引线121。通常金属线键合工序需要约190℃的温度。因此粘合剂130在金属线键合的过程中被完全固化。金属线键合工序可以使用现有的金属线键合器或者可选地使用本身的芯片固定夹具510。在后面的那种情况中,夹具510应该具有一个热发生器从而提供适合金属线键合过程的热量。
尽管在附图中未予示出,在UV照射过程和金属线键合过程之间也可以增加一个独立的固化过程。固化过程可以使用温度约为100~200℃的固化炉来完成。例如,固化过程可以包括一个在约150℃下持续0.5~1小时的预固化步骤,以及一个在约180℃下持续1小时的后固化步骤。可选地,固化过程也可以包括一个在约130℃下持续1小时的预固化步骤,以及一个在约175℃下持续3小时的后固化步骤。通过增加独立的固化过程,可以增强金属线键合过程之前芯片110和引线121之间的粘结强度,从而可以提高金属线键合过程的可靠性。
金属线键合过程之后,执行包括铸模工序在内的其它工艺过程,从而完成封装。
尽管为了简单起见只对单一芯片110进行了描述和图示,但是本实施例的方法可以方便的应用到多个芯片的同步制造中。类似地,引线框120可以采取条带的形状。下述第六实施例给出了一种适合同步制造的装置。
第六示范性实施例
图15是依照本发明第六示范性实施例的半导体封装的制造装置500的透视图。图16是沿图15中XVI-XVI线取得的截面图。
参考图15和16,本实施例的装置500包括芯片固定夹具510和引线锁定夹具520。
芯片固定夹具510具有平坦的顶表面511和从顶表面511上挖空形成的几个空腔512。空腔512分布在整个顶表面511上面。每个空腔512用来容纳芯片110,并与芯片110的外形相一致。空腔512的深度等于芯片110的厚度。因此,当芯片110被插入到空腔512中时,芯片110的顶表面与芯片固定夹具510的顶表面511共面。
芯片固定夹具510还包括几个定位销513。定位销513有规则地形成在芯片固定夹具510的顶表面511上,并从顶表面511向上突起。当条带状的引线框120放置在芯片110上时,引线框120可以调整到正确的位置,并通过定位销513固定。出于同样的原因,引线框120含有可以使定位销513插入到其中的定位孔123。
引线锁定夹具520放置在芯片固定夹具510的上面,并具有按压部分521和几个开口部分522。按压部分521具有平坦的底表面并下压引线框120的引线121。因此,为了不损伤引线121,按压部分521的底表面最好覆盖一层弹性材料,比如橡胶。
开口部分522彼此间隔开,并且是垂直贯通的。每个开口部分522暴露出一组引线121,从而允许粘合剂进行涂布和UV照射。引线锁定夹具520也含有可以使芯片固定夹具510的定位销513插入到其中的定位孔523。
芯片固定夹具510和引线锁定夹具520可以由不锈钢、强化塑料或者具有良好机械硬度和耐热性的其它适合的材料制成。
本实施例的装置500只是通过实例来展示说明的,不应被看作是本发明示范性实施例的局限。对本领域技术人员而言,装置500可以有各种不同的结构是显而易见的。
图17A是图15所示装置500的一种变化实例的平面图。参考图17A,芯片固定夹具510的空腔512在结构上不同于前面所述。除了结构以外,空腔512也可以在尺寸、数量等方面变化。
图17B是图15所示装置500的另一种变化实例的平面图。参考图17B,引线锁定夹具的按压部分521用来下压引线121的内侧部分而不是外侧部分。与此类似,按压部分521也可以在位置上变化。如有需要,按压部分521也可以用来独立地按压引线121的内侧和外侧部分。
正如在前面第一实施例中所讲的,粘合剂的涂敷位置不能侵占引线的键合区。为此目的,在制造过程中可以临时性地使用一种保护带。后续第七实施例描述了这样一种情况。
第七示范性实施例
图18A到18D显示了依照本发明第七示范性实施例的半导体封装的制造方法的截面图。
如图18A所示,芯片110被放置在芯片固定夹具510的空腔512中。然后将引线框放置在芯片110的上面,并用引线锁定夹具520下压引线框的引线121。
下一步,如图18B所示,为了在涂敷粘合剂时覆盖和保护引线121的键合区,将保护带600贴附在引线121上。保护带600可以是压敏粘合带,它易于粘合并且在撕除后不会有粘合剂残留。
图19A和19B显示了保护带600的实例的平面图。如图19A和19B所示,以连续的形状提供保护带600,从而易于贴附和撕除。此外,保护带600至少具有一个伸出引线框120的凸出边缘601,从而可以使用适当的工具自动撕除保护带600。保护带600根据引线框120的引线121的结构可以有各种各样的形状。
如图18C所示,贴附上保护带600之后,将粘合剂130涂敷在引线121上面。由于保护带600,在涂敷粘合剂130时引线121的键合区不会受到粘合剂130的污染。然后粘合剂130经受UV照射凝固。
下一步,从引线121上撕除保护带600。然后,如图18D所示,执行金属线键合过程,通过金属线140连接芯片110和引线121。
本实施例中,在将引线框120放置在芯片110上之后,将保护带600贴附在引线框120上。然而,也可以在将引线框120放置在芯片110上之前,将保护带600贴附在引线框120上。在这种情况下,保护带600可以防止引线121由于不当操作而造成的变形。
第八示范性实施例
图20A到20D显示了依照本发明第八示范性实施例的半导体封装的制造方法的截面图。本实施例中的方法可以应用于第二实施例的封装。
如图20A所示,芯片110被放置在芯片固定夹具510的空腔512中,引线框120被放置在芯片110上。保护带600预先贴附在引线框120的引线121上。然后引线锁定夹具520下压保护带600和引线121。在前面的实施例中引线锁定夹具520压住引线121的外侧部分,而本实施例中引线锁定夹具520压住引线121的内侧部分。
下一步,如图20B所示,沿引线121的中间部分将第一粘合剂130涂敷在引线121上。由于保护带600的存在,在涂敷第一粘合剂130时引线121的键合区不会受到第一粘合剂130的污染。然后第一粘合剂130经受UV照射并凝固。
下一步,升起引线锁定夹具520,从引线121上撕除保护带600。图20C显示了得到的状态。尽管引线锁定夹具520没有在引线121上,但是引线121通过经UV照射而具有一定粘结强度的第一粘合剂130保持贴附在芯片110上。
下一步,如图20D所示,沿引线121的内侧末端涂敷第二粘合剂230。因此,每个引线121的键合区位于第一粘合剂130和第二粘合剂230之间。第二粘合剂230可以具有相对较高的粘性从而不会污染键合区。然后,相继完成后续步骤,包括对第二粘合剂230的UV照射和金属线键合。
本实施例的方法包括使用第二粘合剂230,所以增强了芯片110和引线121之间的粘结强度。因此,本实施例的方法不需要在金属线键合前进行前面第五实施例所述的额外的固化步骤。
本实施例的方法可以有各种方式的变化。
例如,该方法可以使用具有两种按压部分的引线锁定夹具520,它们分别独立地压住引线121的内侧和外侧部分。在这种情况下,内侧按压部分升起之后,外侧按压部分仍可以继续压住引线121。
此外,该方法可以仅使用引线锁定夹具520而不使用保护带600。在这种情况下,引线锁定夹具可以保护引线121的键合区。所以引线锁定夹具应具有足够的尺寸以便覆盖整个键合区。
另外,该方法可以使用一对保护带600,其中每一个只是准确覆盖一行键合区。在这种情况下,两个粘合剂130和230可以同时形成。此外,当两个粘合剂形成后,从引线121上撕除保护带600。
第九示范性实施例
图21A和21B显示了依照本发明第九示范性实施例的半导体封装的制造方法的截面图。本实施例的方法可以应用于第三实施例的封装。
图21A显示了第一粘合剂130形成后完成金属线键合之后的状态。
下一步,如图21B所示,沿引线121的内侧末端涂敷第二粘合剂230,覆盖金属线140的引线一侧的端部。然后对第二粘合剂230施加UV照射。
第十示范性实施例
图22A到22D显示了依照本发明第十示范性实施例的半导体封装的制造方法的截面图。本实施例的方法可以应用于第四实施例的封装。
如图22A所示,芯片410被放置在芯片固定夹具510的空腔512中。与前面实施例不同的是,芯片410是面向下方的。因此,芯片410被插入到空腔512中后,芯片410的底表面413与夹具510的顶表面511共面。
下一步,如图22B所示,将引线框420放置在芯片410的底表面413上。从而支撑引线422与芯片410的底表面413直接接触,引线421与夹具510的顶表面511相接触。然后引线锁定夹具520下压支撑引线422和引线421。
下一步,如图22C所示,沿开口422a的边缘涂敷粘合剂430,从而粘合剂430形成在支撑引线422的内侧边缘和芯片410的底表面413的邻接区域的周围。此后,当对粘合剂430进行UV照射时,粘合剂430具有了粘结强度并机械地连接芯片410和支撑引线422。然后,从芯片固定夹具510的空腔中取出连接到引线框420的芯片410,并反转过来。
下一步,如图22D所示,执行金属线键合过程,通过金属线140连接芯片410的I/O焊盘412和引线框420的引线421。金属线键合过程可以使用现有的金属线键合器530。此后,执行剩下的常规工序,完成封装。
正如上文所全面描述的那样,根据本发明的封装在芯片和引线框之间不会有不利的间隙。这一结构特点不仅防止了芯片的表面被模制树脂中的固体填充物机械地损伤,而且也提供了良好的引线平面度。
此外,根据本发明的封装和制造方法采用了低温固化的粘合剂材料。因此芯片没有引起芯片退化的热应力。特别地,UV可固化的粘合剂可以只在UV照射下获得一定的粘结强度,而不需要额外的固化步骤。
根据本发明的封装和制造方法还可以采用沿引线的内侧末端形成的第二粘合剂。第二粘合剂不仅通过增强芯片和引线之间的粘结强度防止了芯片的倾斜,而且也通过固定引线的内侧末端改善了金属线键合过程的稳定性和可靠性。
第二粘合剂也可以包围住金属线的引线侧端,从而增强金属线和引线之间的可键合能力,并防止金属线在铸模工序中摆动。
根据本发明的设备促进了封装的同步和可靠生产。
虽然已经通过参考其示范性实施例特别地说明和描述了本发明,但本领域技术人员可以理解,在不脱离所附权利要求限定的本发明的精神和范围的前提下,可以在形式和细节上作出各种不同的变化。
Claims (59)
1.一种半导体封装,包括:
包括顶表面和底表面的集成电路芯片;
与所述集成电路芯片的顶和底表面中的一个特定表面直接接触的引线框;以及
设置在部分引线框和集成电路芯片的部分所述特定表面上、从而将引线框固定到集成电路芯片上的粘合剂。
2.如权利要求1所述的半导体封装,其中所述粘合剂是一种在大约200℃和更低温度下固化的液体粘合剂。
3.如权利要求1所述的半导体封装,其中所述粘合剂是一种紫外固化粘合剂。
4.一种半导体封装,包括:
包括其上配置了多个输入/输出焊盘的顶表面和与顶表面相对的底表面的集成电路芯片;
包括多个与所述集成电路芯片的顶表面直接接触的多个间隔引线的引线框;以及
设置在引线之间的空间中和集成电路芯片的顶表面上、从而将引线框固定到集成电路芯片上的粘合剂。
5.如权利要求4所述的半导体封装,其中所述粘合剂是一种在大约200℃和更低温度下固化的液体粘合剂。
6.如权利要求4所述的半导体封装,其中所述粘合剂是一种紫外固化粘合剂。
7.如权利要求4所述的半导体封装,其中所述粘合剂还设置在引线上。
8.如权利要求4所述的半导体封装,其中所述粘合剂沿每一引线的中间部分以一行延伸。
9.如权利要求4所述的半导体封装,其中所述粘合剂沿每一引线的内侧末端和中间部分以两行延伸。
10.如权利要求4所述的半导体封装,其中所述输入/输出焊盘沿顶表面的中心区域排列,并且每一引线具有与所述输入/输出焊盘邻近的键合区。
11.如权利要求10所述的半导体封装,还包括:
分别具有第一和第二端的多个金属线,所述第一端键合到所述输入/输出焊盘,所述第二端键合到所述键合区。
12.如权利要求11所述的半导体封装,其中所述粘合剂以一行的形式位于所述键合区的外侧附近。
13.如权利要求11所述的半导体封装,其中所述粘合剂以两行的形式位于所述键合区的两侧附近。
14.如权利要求11所述的半导体封装,其中所述粘合剂以两行的形式位于所述键合区的外侧附近和所述金属线的第二端周围。
15.一种半导体封装,包括:
包括其上配置了多个输入/输出焊盘的顶表面和与顶表面相对的底表面的集成电路芯片;
包括与所述集成电路芯片的底表面直接接触的支撑引线和排列在所述支撑引线附近的多个引线的引线框;以及
设置在所述支撑引线的选定边缘周围和集成电路芯片的底表面的相邻区域周围、从而将引线框固定到集成电路芯片上的粘合剂。
16.如权利要求15所述的半导体封装,其中所述粘合剂是一种在大约200℃和更低温度下固化的液体粘合剂。
17.如权利要求15所述的半导体封装,其中所述粘合剂是一种紫外固化粘合剂。
18.如权利要求15所述的半导体封装,其中所述支撑引线至少具有一个开口,且所述粘合剂形成在支撑引线的内侧边缘周围,所述内侧边缘由所述开口限定。
19.如权利要求15所述的半导体封装,其中所述支撑引线的尺寸小于所述集成电路芯片,且所述粘合剂形成在所述支撑引线的外侧边缘周围。
20.如权利要求15所述的半导体封装,其中所述输入/输出焊盘沿顶表面的外围区域排列,并且每一引线具有一个临近所述输入/输出焊盘的键合区。
21.如权利要求20所述的半导体封装,还包括:
多个分别具有第一和第二端的金属线,所述第一端键合到所述输入/输出焊盘,所述第二端键合到所述键合区。
22.一种制造半导体封装的方法,该方法包括:
提供一个包括顶表面和底表面的集成电路芯片;
直接在所述集成电路芯片的顶和底表面中的一个特定表面上提供引线框;
在部分引线框和集成电路芯片的部分特定表面上提供粘合剂;以及
在低温下固化粘合剂,从而将引线框固定在集成电路芯片上。
23.如权利要求22所述的方法,其中在大约200℃和更低温度下进行粘合剂的固化。
24.如权利要求22所述的方法,其中所述粘合剂是一种紫外固化粘合剂。
25.如权利要求24所述的方法,其中所述粘合剂的固化包括向紫外固化粘合剂施加紫外照射。
26.如权利要求25所述的方法,其中在进行紫外照射后,所述粘合剂的固化还包括在大约100~200℃的温度下对紫外固化粘合剂进行固化。
27.一种制造半导体封装的方法,该方法包括:
提供包括其上配置有多个输入/输出焊盘的顶表面和与顶表面相对的底表面的集成电路芯片;
提供包括多个间隔引线的引线框,每个引线具有与所述输入/输出焊盘临近的键合区,以便引线被直接放置在集成电路芯片的顶表面上;
在引线之间的空间中和集成电路芯片的顶表面上涂敷粘合剂;以及
在低温下固化所述粘合剂,从而将所述引线框固定在集成电路芯片上。
28.如权利要求27所述的方法,其中所述粘合剂是一种紫外固化粘合剂。
29.如权利要求28所述的方法,其中所述粘合剂的固化包括向紫外固化粘合剂施加紫外照射。
30.如权利要求29所述的方法,其中在进行紫外照射后,所述粘合剂的固化还包括在大约100~200℃的温度下对紫外固化粘合剂进行固化。
31.如权利要求27所述的方法,其中所述集成电路芯片的提供包括将集成电路芯片放置在芯片固定夹具中。
32.如权利要求31所述的方法,其中所述集成电路芯片的顶表面与所述芯片固定夹具的顶表面共面。
33.如权利要求27所述的方法,其中所述引线框的提供包括使引线锁定夹具下压引线。
34.如权利要求27所述的方法,其中所述粘合剂的涂敷包括沿引线的宽度方向连续地涂敷粘合剂。
35.如权利要求27所述的方法,其中所述粘合剂的涂敷包括沿引线的宽度方向不连续地涂敷粘合剂。
36.如权利要求27所述的方法,还包括:
所述粘合剂固化之后,将多个金属线键合到集成电路芯片的输入/输出焊盘和引线的键合区上。
37.如权利要求36所述的方法,其中所述引线框的提供包括将保护带贴附到所述引线的键合区。
38.如权利要求37所述的方法,其中所述保护带是压敏粘合带。
39.如权利要求37所述的方法,还包括:
键合金属线之前,从所述引线上撕除所述保护带。
40.如权利要求39所述的方法,还包括:
在撕除保护带和键合金属线之间,沿引线的内侧末端涂敷第二粘合剂。
41.如权利要求39所述的方法,还包括
在键合金属线之后,沿引线的内侧末端涂敷第二粘合剂。
42.如权利要求36所述的方法,其中所述引线框的提供包括使引线锁定夹具下压引线的键合区。
43.一种制造半导体封装的方法,该方法包括:
提供包括其上配置有多个输入/输出焊盘的顶表面和与顶表面相对的底表面的集成电路芯片;
提供包括支撑引线和排列在所述支撑引线附近的多个引线的引线框,每个引线具有与所述输入/输出焊盘临近的键合区,以便支撑引线直接放置在集成电路芯片的底表面上;
在支撑引线的选定边缘周围和集成电路芯片的底表面的相邻区域周围涂敷粘合剂;以及
在低温下固化所述粘合剂,从而将引线框固定在集成电路芯片上。
44.如权利要求43所述的方法,其中所述粘合剂是一种紫外固化粘合剂。
45.如权利要求44所述的方法,其中所述粘合剂的固化包括向紫外固化粘合剂施加紫外照射。
46.如权利要求45所述的方法,其中在进行紫外照射后,所述粘合剂的固化还包括在大约100~200℃的温度下对所述紫外固化粘合剂进行固化。
47.如权利要求43所述的方法,其中所述集成电路芯片的提供包括将集成电路芯片放置在芯片固定夹具中。
48.如权利要求47所述的方法,其中所述集成电路芯片的底表面与所述芯片固定夹具的顶表面共面。
49.如权利要求43所述的方法,其中所述引线框的提供包括使用引线锁定夹具下压支撑引线和引线。
50.如权利要求43所述的方法,还包括:
所述粘合剂固化之后,将多个金属线键合到集成电路芯片的输入/输出焊盘和引线的键合区上。
51.一种制造半导体封装的设备,该设备包括:
包括一个平坦的顶表面和至少一个空腔的芯片固定夹具,所述空腔从顶表面向上挖空从而容纳集成电路芯片,所述空腔还与集成电路芯片的外形一致;以及
配置在所述芯片固定夹具上的引线锁定夹具,它包括下压引线框的引线的按压部分和露出引线的至少一个开口部分。
52.如权利要求51所述的设备,其中所述芯片固定夹具还包括从顶表面向上凸出的定位销。
53.如权利要求52所述的设备,其中所述引线锁定夹具还包括定位孔,所述芯片固定夹具的定位销插入所述定位孔中。
54.如权利要求51所述的设备,其中所述芯片固定夹具包括分布在整个顶表面上的几个空腔。
55.如权利要求51所述的设备,其中所述按压部分配置为压住引线的外侧部分。
56.如权利要求51所述的设备,其中所述按压部分配置为下压引线的内侧部分。
57.如权利要求51所述的设备,其中所述芯片固定夹具由不锈钢或强化塑料制成。
58.如权利要求51所述的设备,其中所述引线锁定夹具由不锈钢或强化塑料制成。
59.如权利要求51所述的设备,其中所述按压部分具有用弹性材料覆盖的底表面。
Applications Claiming Priority (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20040019664 | 2004-03-23 | ||
KR19664/2004 | 2004-03-23 | ||
KR19664/04 | 2004-03-23 | ||
KR93481/04 | 2004-11-16 | ||
KR93481/2004 | 2004-11-16 | ||
KR1020040093481A KR20050118085A (ko) | 2004-03-23 | 2004-11-16 | 리드 온 칩 반도체 패키지, 그 제조방법 및 그 제조용 지그 |
KR1020050011923A KR100652517B1 (ko) | 2004-03-23 | 2005-02-14 | 리드-칩 직접 부착형 반도체 패키지, 그 제조 방법 및 장치 |
KR11923/2005 | 2005-02-14 | ||
KR11923/05 | 2005-02-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1674271A true CN1674271A (zh) | 2005-09-28 |
CN100477199C CN100477199C (zh) | 2009-04-08 |
Family
ID=34983171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2005100685419A Expired - Fee Related CN100477199C (zh) | 2004-03-23 | 2005-03-23 | 引线直接粘附到芯片的半导体封装及其制造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2005277415A (zh) |
CN (1) | CN100477199C (zh) |
DE (1) | DE102005014118A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111599692A (zh) * | 2015-09-25 | 2020-08-28 | 英飞凌科技股份有限公司 | 直接的选择性增粘剂镀覆 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09223768A (ja) * | 1996-02-19 | 1997-08-26 | Toshiba Corp | 樹脂封止型半導体装置及びその製造方法 |
JPH09283545A (ja) * | 1996-04-10 | 1997-10-31 | Oki Electric Ind Co Ltd | 樹脂封止型半導体装置及びその製造方法 |
KR100216991B1 (ko) * | 1996-09-11 | 1999-09-01 | 윤종용 | 접착층이 형성된 리드 프레임 |
JPH10294417A (ja) * | 1997-04-21 | 1998-11-04 | Hitachi Cable Ltd | Loc用リードフレーム |
JP3853101B2 (ja) * | 1999-02-17 | 2006-12-06 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
-
2005
- 2005-03-18 JP JP2005080650A patent/JP2005277415A/ja active Pending
- 2005-03-22 DE DE102005014118A patent/DE102005014118A1/de not_active Withdrawn
- 2005-03-23 CN CNB2005100685419A patent/CN100477199C/zh not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111599692A (zh) * | 2015-09-25 | 2020-08-28 | 英飞凌科技股份有限公司 | 直接的选择性增粘剂镀覆 |
CN111599692B (zh) * | 2015-09-25 | 2024-04-09 | 英飞凌科技股份有限公司 | 直接的选择性增粘剂镀覆 |
Also Published As
Publication number | Publication date |
---|---|
DE102005014118A1 (de) | 2005-10-13 |
JP2005277415A (ja) | 2005-10-06 |
CN100477199C (zh) | 2009-04-08 |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
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CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090408 Termination date: 20120323 |