CN1663125A - 共振逻辑电路与低功率数字集成电路的实现 - Google Patents

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CN1663125A CN018154573A CN01815457A CN1663125A CN 1663125 A CN1663125 A CN 1663125A CN 018154573 A CN018154573 A CN 018154573A CN 01815457 A CN01815457 A CN 01815457A CN 1663125 A CN1663125 A CN 1663125A
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Abstract

一种利用再循环能量操作逻辑电路的方法和装置。一种能量储存设备(40)，例如电感器在时钟周期(92)的第一相位收集用于操作逻辑电路的能量，并在时钟周期的第二相位将所收集的能量返回给电路。一种自适应电路(44)判断在时钟周期的第二相位返回给逻辑电路的所收集的能量以确定能量是否降到了预定极限之下。如果是，自适应电路(44)将在时钟周期的第二相位期间提供任何所需的能量。

Description

共振逻辑电路与低功率数字集成电路的实现
技术领域
本发明一般涉及一种数字电路的低功率操作，更特别涉及一种用于操作使用交变电相(power phase)的逻辑电路的方法及装置。
背景技术
近年来，随着亚微米几何工艺的出现，在制造VLSI(超大规模集成电路)方面的进展大幅度地提高了数字集成电路的集成水平。然而，此类电路的速度和功能性也一直在提高。Pentium(奔腾)III处理器就是一个例子，其在1cm2的面积上具有几百万个晶体管。尽管从为电子产品消费者提供性能更好的产品的角度上看，这些趋势是好的，但一直存在着一个重要问题，即这些装置的功耗。Pentium(奔腾)III处理器，尽管拥有杰出的性能，也同时具有很大的功率耗散---对于一个866MHz的Pentium(奔腾)III处理器功率耗散在大约27watts左右的范围内。随之而来的问题是，许多便携式计算机系统，例如膝上型电脑，个人备忘记事本和移动电话，其需要使用性能最强大的集成电路，但运行此类电路的电池电源无法支持较长的时间。电池系统完全没有跟上技术上的需要。更糟糕的是，许多便携式或移动系统具有物理尺寸的限制，该限制阻碍了使用大规模冷却设备来去除来自集成电路的功率。
用于当今高性能和高能耗设备的大多数数字集成电路是CMOS(互补金属氧化物半导体)电路。CMOS(互补金属氧化物半导体)电路的功耗为静态功率耗散和动态功率耗散的总和。前者PS是由漏泄电流造成的，后者PD为瞬时功耗PT及电容负载功耗PL的总和。
反过来，瞬时功耗PT产生于当CMOS(互补金属氧化物半导体)设备进行转换时在电源与地线间传输的电流(被称为导通电流)，及给该设备内的内部开关节点充电的电流(被称为开关电流)，该内部节点的充电与放电成为此耗散的主要原因。电容负载功耗PL是由对外部负载电容充电与放电引起的。
图1显示了一种典型的CMOS(互补金属氧化物半导体)反相电路10，其包括一个p-沟道14和一个n-沟道16MOS(金属氧化物半导体)晶体管，晶体管的门电路连接在一起并连接到反相电路输入12，晶体管的漏极连接在一起并连接到反相电路输出18。p-沟道晶体管的源极与电压电源22相连，n-沟道晶体管的源极与地线24相连。反相器的输出与负载特性实质上为电容性的其它CMOS(互补金属氧化物半导体)电路相连。该外部电容负载由与反相器输出18相连的电容器20模型化(model)。当所驱动的逻辑电路的输入12较低时，p-沟道晶体管14接通，使得电源22通过p-沟道晶体管14对值为CL的电容负载18进行充电，并在输出端18寄存一个逻辑“1”(ONE)。同样地，当所驱动的逻辑电路的输入12较高时，p-沟道晶体管14关闭而n-沟道晶体管16接通，使得储存于电容负载20中的电荷通过n-沟道晶体管16被传送到地线24，从而在输出端18寄存一个逻辑“0”(ZERO)。输入信号的每次循环均导致电荷转入到电容负载20及从电容负载20的转出，这相当于对电容负载充电时能量转移(1/2CLΔVc 2)而对电容负载放电时能量转移(1/2CLΔVd 2)，其中CL为电容负载的值，ΔVc为当给该负载充电时在该电容负载上的电压变化，ΔVd为给该负载放电时电容负载上的电压变化。此能量1/2CL(ΔVc 2+ΔVd 2)以热的形式被损耗。最终，损失掉了数量级为10-12焦耳，用于在单循环上操作图1中的电路的动态能量(假定CL约为1pf，其包括负载和布线电容，ΔV约为1伏)。
此外，如果充电和放电的循环以频率f发生，则由图1的电路所消耗的功率约为fC(ΔV)2，其中假定用于充电和放电时的电压变化相同。目前，CMOS(互补金属氧化物半导体)电路的工作频率高到109Hz。这意味着，即使一个简单CMOS(互补金属氧化物半导体)门电路在一个循环中所消耗的能量很低，以非常高的频率连续地操作门电路时所消耗的能量也会相当显著(数量级为10-3瓦)。当半导体管芯上有上百万个这样的门电路时，问题就成倍增加，导致许多数十瓦的功率消耗并且该功率的很大一部分的以热的形式耗散掉。
缓解此问题的通常办法一直是降低电源电压，因为功耗的节约与电压降低的平方成比例。但是，电源电压的降低会导致其它的问题，其包括增加了电路对噪声的敏感性的以及增加了晶体管的漏泄电流，因为MOS(金属氧化物半导体)晶体管的阈电压必须被降低以允许设备在较低的电源电压下工作。
因此，需要高速，功能强大的集成电路设备，这些设备有很低的功耗而不依靠低电源电压来获得功耗的降低。
发明内容
本发明就直接针对这种需要。本发明的装置包括具有能量储存节点的逻辑电路；一个输入时钟，其周期包括一个第一相位和一个第二相位，一个输出和至少一个逻辑输入，其中逻辑电路在时钟的第一相位期间工作并使用来自能量储存节点的能量以根据逻辑输入确定逻辑输出。一个能量储存设备与逻辑电路连接以捕获逻辑电路在第一相位期间所使用的能量，并在第二相位期间将所捕获的能量供给能量储存节点。初始化电路与能量储存节点，能量储存设备以及复位线连接，并且将其配置成在逻辑电路的能量储存节点中初始地储存能量，以及响应于复位线上的有效复位信号而对能量储存设备放电。
一种根据本发明的方法，其包括下列步骤：在逻辑电路的节点上储存能量并且当初始化信号有效时给能量储存设备放电，而当初始化信号无效时，在时钟信号的第一相位期间使用所储存的能量运行该逻辑电路，其中逻辑电路根据至少一个逻辑输入来确定逻辑输出。然后，将在逻辑电路的运行期间所储存的能量捕获在能量储存设备(通常为电感器)中，然后，在时钟信号的第二相位期间，所捕获的能量被从能量储存节点返回至逻辑电路节点。
本发明的一个优点在于，可使便携式设备具有更高的性能和更强大的功能。
另一个优点在于，避免或减小了对专用冷却装置的需要，再一个优点在于，便携式装置的电池寿命更长。
附图说明
在参照以下描述，权利要求和附图后，将对本发明的这些和其它特点、方面以及优势有进一步的了解，其中：
图1显示了传统的CMOS(互补金属氧化物半导体)反相电路；
图2A显示了根据本发明的装置的总体方框图；
图2B显示了图2A中的装置的更为详细的方框图；
图3显示了根据本发明的共振逻辑电路的RC模型；
图4显示了初始化电路如何启动共振循环；
图5以方框图的形式显示了共振逻辑电路；
图6显示了用于共振逻辑电路的时序图；
图7A和7C分别显示了根据本发明的共振“与非”(NAND)门电路和共振“或”(OR)门电路；
图7B和7D分别显示了对应于图7A和7C中共振“与非”(NAND)门电路和共振“或非”(NOR)门电路的工作情况的时序图；
图8表示了结合有初始化电路和能量储存电路的共振逻辑电路的
实施例；以及
图9显示了根据本发明的一种管线式逻辑电路的方框图。
具体实施方式
图2A显示了根据本发明的装置的总体方框图。图2A中装置包括一个能量储存和控制设备30以及数字逻辑电路32。能量储存设备30为一个双端口设备，一个端口Y1-Y2与主电源34连接，另一个端口X1-X2与数字逻辑电路32的供给线路36和返回线路38连接。能量储存和控制设备30具有两种重要的功能。第一，能量储存和控制设备30向数字逻辑电路32提供工作能量及从数字逻辑电路32取回工作能量。第二，其作为导管将来自主电源Y1-Y2端口的能量输送至数字逻辑电路的端口X1-X2以补偿由于数字逻辑电路32中的热耗散而导致的实际能量损失。因此，系统中所耗散的总量等于由主电源34所提供的能量。在本发明的一些实施例中，与数字逻辑电路相连的供给线路36和返回线路38为单线。
图2B显示了图2A中装置的更为详细的方框图，其中能量储存和控制电路30包括能量储存设备40，初始化电路42和自适应电路44。该数字逻辑电路由共振逻辑电路46实现。初始化电路42的一部分将来自主电源节点Y1的功率耦合到共振逻辑电路46的供给线路X1上，能量储存电路40将主电源的接地线Y2耦合到共振逻辑电路的返回线路X2上。初始化电路42的另一部分连接于节点X2和Y2之间，即跨越能量储存电路40。初始化电路42的两个部分均与复位输入线路48连接。自适应电路44与共振逻辑电路46的输出以及主电源的供给节点Y1相连。
在工作过程中，初始化电路42响应于复位线48上的有效信号，将节点X1预充电至Y1处的电源电压并将节点X2预放电至地。一旦复位线48上的信号去激活，共振电路46被设定开始工作并且在第一相位期间其使用储存于节点X1和X2之间的能量。当共振逻辑电路46使用能量时，它将此能量的一部分输送给能量储存电路40，并且在第二相位期间能量储存电路40恢复节点X1和X2间的能量(以电压的形式)。共振逻辑电路46损耗了未被能量储存电路40捕获的能量，但此能量通过自适应电路44从主电源重新供应。
图3显示了根据本发明的共振逻辑电路46的等效电路模型。更详细地，共振逻辑电路46被模拟成阻容(RC)电路，其中该模型的电阻52代表逻辑电路中的耗散元件，模型的电容54代表储存有工作能量的该电路的电容节点。电容54中所储存的能量即为由逻辑电路所用的并返回到能量储存电路的能量。在该图中，显示共振逻辑电路模型与能量储存电路40连接。当能量储存电路为电感器时，此结合形成了一个并联的RLC共振电路。对于共振电路的能量损失的一个重要度量是系数Q，其中Q＝ω0L/R，w0为振荡角频率，ω0＝1/√(LC)×√(1-CR2/4L)。高耗散的共振电路降低了电路的品质因数，这意味着这些电路将电路中更多的能量转换成了热，而且只有较少的能量用于电路中电感和电容之间的变换。电路模型的典型值为R＝1ohm，C＝50pf，和L＝10nH，以获得大约225MHz的共振频率。对应于上述值的系数Q大约为14。
图4显示了初始化电路如何起动共振循环。当复位线48(图2B)上的复位信号60是有效的62时，将迫使节点X1处的电压约等于节点Y1处的电源电压，节点X2处的电压约等于节点Y2处的地电压。当在tRST处复位信号为无效的64时，X1和X2间的电压将以已知的频率w0振荡。因为RLC共振电路是有损耗的，所以振荡随时间衰减66，其中衰减率与电路的系数Q有关。还应注意到，图4显示在X1处所测量的振荡68或在X2处所测量的振荡70，它们最好关于地电位对称以避免在电感器中有直流电流动。在其它实施例中，在X1和X2处的振荡关于直流(dc)电压对称。
图5以方框图的形式显示了共振逻辑电路46。共振逻辑电路46包括逻辑路径电路80，其具有一根逻辑输入线82以及与节点X1连接的输出84，一个第一预充电路径86和一个第二预充电路径88。逻辑路径电路80以串联的方式与MOS(金属氧化物半导体)晶体管90连接，该组合连接于节点X1和X2之间。MOS(金属氧化物半导体)晶体管的门电路连接有时钟线92。第一预充电路径86连接于节点X1和X2之间，并因此与串联的逻辑路径80和晶体管90并联。第二预充电路径88还连接于节点X3和X2之间，其中节点X3充当用于共振逻辑电路的虚假负载。晶体管94还连接于节点X3和X2之间，且被配置成以用于将节点X1的输出反相，使得当第一预充电路径86和第二预充电路径88未被激活时，节点X1和节点X3具有互补逻辑电平。寄生电容C1 96和C2 98被显示分别与节点X1和X3相连，外部负载电容100位于节点X1即输出节点处。
参看图6，并假设节点X1和X3在初始时被预充电，使其具有大约相当于主电源电压的正电压(典型地为Vdd-Vt，其中Vdd为主电源电压，Vt为MOS晶体管的阈电压)，并且节点X2在初始时被接地以预放电，则一个周期的两个相位可看作是相同的。在该周期的第一相位120、122、124、126，即，评估阶段期间，在该时钟线上的时钟信号是高的(有效的，VDD)，节点X1的正值比X2多，使得逻辑路径电路可以工作。如果逻辑路径电路未导通128，由于在逻辑输入上的信号的状态，那么节点X1保持预充电，并且晶体管将节点X1的高输出反相以生成节点X3上的信号。这使得节点X3通过晶体管被放电至节点X2。如果逻辑路径电路在评估阶段导通130，则节点X1通过时钟晶体管被放电至节点X2，节点X3保持预充电。现在节点X1的132处为“0”而节点X3的134处为“1”。节点X1和节点X3上的电容负载大致相等，这使得无论逻辑路径电路是否导通，在该周期的第一相位期间都有大致相等的能量被储存于能量储存电路中。
在该周期的第二相位136、138、140期间，即预充电阶段中，时钟为低电平，节点X2上的正值比节点X1或节点X3都大，并且储存于能量储存电路中的能量通过第一预充电路径或第二预充电路径返回到在评估阶段期间被放电的任何节点X1或节点X3。按此方式，在预充电阶段期间将在评估阶段未被损耗掉的工作能量返回，以重复使用。值得注意的是，时钟信号在工作时的频率和相位与RLC电路的共振频率和相位同步。时钟信号的频率和相位与该电路的共振频率之间的精确匹配是重要的，这使得共振逻辑电路至少在半个共振频率周期中工作。在本发明的一个例子(version)中，利用一个PLL(锁相回路)或等效电路来保持时钟与共振电路间相位和频率的精确匹配。
图7A显示了根据本发明的共振“与非”(NAND)门电路。更详细地，图5中的逻辑路径电路80被配置以通过将两个MOS(金属氧化物半导体)晶体管152、154串联来形成一个具有两输入端的“与非”(NAND)逻辑电路。第一MOS(金属氧化物半导体)晶体管152的门电路156与“与非”(NAND)门电路的输入端之一“a”相连，第二MOS(金属氧化物半导体)晶体管154的门电路158与另一个“与非”(NAND)门电路的输入端“b”相连。第一预充电路径160和第二预充电路径162均由半导体二极管(或与晶体管相连的二极管或其它等效件)来实现，两个路径二极管的阳极均与节点X2相连。第一预充电路径二极管160的阴极与节点X1相连，第二预充电路径二极管162的阴极与节点X3相连。
图7B显示了说明“与非”(NAND)电路的工作状况的时序图。节点X2振荡时的共振频率与时钟信号92同步。当时钟信号92处于高电平170、172、174时，评估阶段被建立并且逻辑路径电路评估两个逻辑输入端“a”和“b”的状态。如果两个输入端都为高电平(在170期间)，则用放电电流流入节点X2使节点X1放电。如果输入“a”或“b”中有一个为低电平(在172阶段)，则节点X1保持预充电(并因此具有逻辑“1”)而反相晶体管164使节点X3放电给节点X2，致使节点X3变在逻辑“0”。在该周期的预充电阶段176、178、180期间，通过第一预充电路径160或第二预充电路径162将节点X1或X3中的一个预充电。
图7C显示了根据本发明的共振“或”(OR)门电路。在此电路中，逻辑路径电路具有两个部分。将第一部分配置成通过将两个MOS(金属氧化物半导体)晶体管190、192并联在节点X1与使逻辑路径工作的时钟晶体管90之间以形成一个具有两输入端的“或”(OR)电路。第二部分被配置成以在节点X4和时钟线92之间形成逻辑反相器194。
第一预充电路径通过连接于节点X1和X2之间的二极管160来实现，第二预充电路径通过连接于节点X3和X2之间的二极管162来实现。节点X3和X2之间连接有反相晶体管164，其门电路与节点X1相连以使X1和X3在评估阶段期间具有互补逻辑电平。
逻辑路径电路的第二部分，反相器194，及一个附加预充电路径196并联连接在节点X4与时钟线之间。反相器电路194包括串联连接的PMOS(P沟道金属氧化物半导体)晶体管200与NMOS(N沟道金属氧化物半导体)晶体管202，其中每一个晶体管的门电路相互连接并连接到节点X1，每一个晶体管的漏极相互连接以形成反相器194的输出节点X5。PMOS(P沟道金属氧化物半导体)晶体管200的源极与节点X4相连，NMOS(N沟道金属氧化物半导体)晶体管202的源极与预放电晶体管204的漏极相连，晶体管204的源极与时钟线92相连而其门电路与节点X2相连。反相器194的门电路与节点X1相连以接收“非或”(OR)电路的输出。预放电晶体管204的配置使其在时钟92为低电平而节点X2为高电平时(在图7D中的216或218期间)导通。预放电晶体管204的作用是在预充电阶段对节点X5放电。当时钟线92上的信号为高电平时，位于节点X4与时钟线之间的附加预充电路径196工作以使节点X4预充电。
图7D说明了图7C中电路的工作情况。在预充电阶段216、218，对节点X1、X3和X4预充电，并且因为节点X1被预充电以及用于反相器的预放电晶体管导通，使得预放电后的反相器的输出X5的电压接近于地电压。在下一个相位期间，即评估阶段210、212、214期间，时钟晶体管能使“或非”(NOR)电路根据输入端给“或非”(NOR)电路的156、158的逻辑状态来改变节点X1的状态。如果任何一个逻辑输入端为高电平，例如在210或214期间，则将节点X1放电到节点X2。如果没有一个输入端为高电平，例如在212期间，则将节点X3放电到节点X2(因为晶体管164导通)，从而无论逻辑输入端为何状态，均向与节点X2相连的能量储存电路提供大致相同的能量。因此在评估阶段期间在节点X1上实现“或非”(NOR)功能。
此外，在评估阶段期间，如果“或非”(NOR)电路的输出为高电平，由于节点X1保持预充电，则反相器194的输出X5保持低电平。但是，如果“或非”(NOR)电路的输出为低电平，由于节点X1被预放电，则反相器194的输出X5被充电至高电平，这是因为反相器194的PMOS(P沟道金属氧化物半导体)晶体管200将节点X5与在预充电阶段被充电至高电平的节点X4相连。通过与时钟线连接的时钟驱动电路(未显示出)恢复反相器电路的工作能量。
图8表示了根据本发明结合有初始化电路42，能量储存电路40以及自适应电路44的共振逻辑电路46的实施例。在该图中，逻辑路径80和预充电路径86、88被显示为方框以简化图示。可将逻辑电路，例如图7A和图7C中所示的“与非”(NAND)或“或”(OR)电路，代入所示的逻辑路径80中，可将图7A和7C中所示的预充电电路代入所示的预充电路径86、88中。
如图2A所示的初始化电路42，包括与复位线48相连的反相器230；一对预充电晶体管232、234，该预充电晶体管232、234的门电路与反相器230的输出相连；以及放电晶体管236，该放电晶体管236的门电路与复位线48相连。预充电晶体管232连接于主电源的供给节点VDD与节点X1之间，以对节点X1预充电，放电晶体管236连接于节点X2与地线之间，以对节点X2进行接地放电。
当复位线48为高电平时，放电晶体管236导通以对节点X2进行放电。与此同时，反相器电路230将复位信号48反相并将预充电晶体管232、234的门电路驱动至低电平，以使它们导通。这使得节点X1与节点X3被预充电至一接近于供给节点(Vdd-Vt)的电压。当复位线48返回低电平时，节点X2以由负载电容C0 96、C1100和C2 98以及逻辑路径电路和电感器L 40中的损失所确定的共振频率开始振荡。因为节点X1的负载电容与节点X3的负载电容大致相等，所以无论逻辑电路46的逻辑输入端82为何状态，振荡频率都几乎恒定。
自适应电路44用于检测何时预充电节点未被充电至足够接近于主电源电压。这表示需要向逻辑电路供应更多的能量，因为一些能量以热的形式损耗掉了。一旦确定预充电电压已经降至低于预定阈值，自适应电路44就在工作周期的预充电阶段通过给节点X1和节点X3增加能量来作出响应。通过此方式，电源补偿电路中的耗散损失。
图9显示了根据本发明的一种管线式逻辑电路的方框图。管线式逻辑电路通常被被多次需要，因为没有足够的时间在逻辑电路的单个状态中评估复杂的逻辑功能。举例来说，如果图9所示的共振电路和时钟以300MHz的频率工作，那么逻辑路径仅有约1.6ns的时间来确定其输出。对于一个象“与非”(NAND)或“或非”(NOR)功能这样的单一功能来说，这么长的时间可能是足够的，但对于象具有许多输入的二进制加法器电路的复杂功能来说，并没有足够的时间来评估所涉及的逻辑功能。因此，必须将用于此功能的电路分成多个管线级。尽管增加了用于计算逻辑功能结果的时间，但管线可以一次拥有许多不同的逻辑功能，每个功能处于不同的管线级。此技术不仅给予足够的时间来计算复杂的逻辑功能，而且提高了逻辑电路的处理量。
图9显示了此管线式逻辑电路的一个实施例。在该图中，共振逻辑电路级A 46a、B 46b、C 46c、D 46d连接在一起，前一级的输出即为下一邻接级的输入。每一个共振级均与一个初始化和自适应电路块252、254、256连接，并且每一级，A、B、C或D，分别接收时钟信号CLK、CLK1、CLK2、CLK3以及振荡功率信号X2A、X2B、X2C、X2D。但是，除第一级外的其它共振级的时钟信号和振荡功率信号都相对于前一级具有一个延迟。在时钟路径中的每个延迟258、260、262必须与振荡功率信号路径中的每个延迟264、266、268分别精确匹配，使得二者都处于每一级中的锁相和锁频。同时，管线式电路中还包括一个鉴相器270以确定时钟信号92与节点X2A上的共振信号之间的相位差。鉴相器的输出将提供给调谐电路272，此调谐电路272调整节点X2上共振信号的相位以保持在时钟和共振功率信号之间的相位同步。
插入共振级间的延迟258、260、262的大小稍微大于共振级在其功率周期(power cycle)的评估阶段期间计算其逻辑输出所用的时间。按此方式，当后继共振级开始其评估阶段时，稳定的输出α1、α2、α3可提供给该后继共振级。经过n个延迟后，其中n表示共振级的数量，可获得从管线的输出274。在一个实施例中，一旦从管线的最后共振级D获得输出274，第一共振级A便可开始其预充电阶段。在另一实施例中，在第一共振级A开始预充电阶段的同时，管线的最后共振级开始计算其结果。这使得共振级的预充电阶段与评估阶段重叠，从而每n个延迟产生一个新的计算结果，其中n表示共振级的数量。
虽然参照某些最佳实施例相当详细地描述了本发明，但其它实施方式也是可能的。因此，所附权利要求的本质和范围不应局限于这里所包含的最佳实施方式的描述。

Claims (15)

1、一种利用再循环能量操作逻辑电路的方法，其包括：
当初始化信号有效时，响应有效的初始化信号将能量储存于逻辑电路的一节点上并且使能量储存设备放电；以及
当初始化信号无效时，在时钟信号的第一相位期间使用储存的能量操作逻辑电路，逻辑电路基于至少一个逻辑输入来确定逻辑输出；
在逻辑电路的工作期间在能量储存设备中捕获所储存的能量；以及
在时钟信号的第二相位期间将所捕获的能量从能量储存设备返回给逻辑电路节点。
2、如权利要求1所述的一种利用再循环能量操作逻辑电路的方法，其还包括以下步骤：
当初始化信号无效时，将在时钟信号的第二相位期间在能量储存节点处的电压与预定电压电平相比较；
如果在能量储存节点处的电压低于预定电压电平，那么在时钟信号的第二相位期间对能量储存节点进行充电，直到该电压在预定电压电平之上。
3、一种利用再循环能量操作的逻辑电路，其包括：
逻辑电路，其具有能量储存节点；一个输入时钟，该输入时钟的周期包括一个第一相位和一个第二相位；以及一个输出和至少一个逻辑输入，该逻辑电路在时钟的第一相位期间工作并使用来自能量储存节点的能量以基于该逻辑输入来确定逻辑输出；
一个能量储存设备，其与逻辑电路连接以在第一相位期间捕获捕获逻辑电路所使用的能量，并在第二相位期间将所捕获的能量供给能量储存节点；以及
初始化电路，其与能量储存节点，能量储存设备以及一复位线连接，该初始化电被配置成在逻辑电路的能量储存节点上初始地储存能量以及响应于复位线上的有效复位信号而使能量储存设备放电。
4、如权利要求3所述的一种利用再循环能量操作的逻辑电路，其还包括：
自适应电路，其与能量储存节点相连以确定在第二相位期间提供给储存节点的所捕获的能量在何时会低于一预定极限，并且当所捕获的能量低于该预定极限时，在时钟的第二相位期间向能量储存节点提供新的能量。
5、如权利要求3所述的一种利用再循环能量操作的逻辑电路，其中能量储存设备为一个电感器。
6、如权利要求5所述的一种利用再循环能量操作的逻辑电路，其中逻辑电路与电感器形成了一个共振电路。
7、权利要求6所述的一种利用再循环能量操作的逻辑电路，其中共振电路工作的共振周期等于或近似等于时钟输入的循环时间。
8、权利要求3所述的一种利用再循环能量操作的逻辑电路，其中逻辑电路包括：
一个连接于能量储存节点和能量储存设备之间的门控逻辑路径，该门控逻辑路径被配置成使其在输入时钟的第一相位期间基于至少一个逻辑输入来确定逻辑输出；
一个连接于能量储存设备和能量储存节点之间的第一预充电路径，用于为所捕获的能量提供一路径，使其返回至能量储存节点；逻辑反相器，用于将门控逻辑路径的输出反相以形成一个辅助的能量储存节点；以及
一个连接于能量储存设备和辅助储存节点之间的第二预充电路径，用于为所捕获的能量提供一路径，使其返回至辅助能量储存节点。
9、如权利要求8所述的一种利用再循环能量操作的逻辑电路，其中第一和第二预充电路径包含半导体二极管。
10、如权利要求8所述的一种利用再循环能量操作的逻辑电路，其中逻辑反相器为一个nMOS晶体管，该nMOS晶体管的门极与逻辑路径输出连接而其沟道连接于辅助能量储存节点和能量储存设备之间。
11、如权利要求8所述的一种利用再循环能量操作的逻辑电路，其中门控逻辑路径包括：
一个逻辑路径；以及
一个MOS时钟晶体管，其具有与时钟相连的门极，以及与逻辑路径串联的沟道，使得该逻辑路径能在时钟晶体管导通时在能量储存节点和能量储存设备之间传导电流。
12、如权利要求11所述的一种利用再循环能量操作的逻辑电路，其中逻辑路径包括一对串联的晶体管，以实现一NAND门。
13、如权利要求11所述的一种利用再循环能量操作的逻辑电路，其中逻辑路径包括一对并联的晶体管，以实现一NOR门。
14、如权利要求3所述的一种利用再循环能量操作的逻辑电路，其中初始化电路包括：
一个MOS放电晶体管，其具有与复位信号相连的门极，以及跨接在能量储存设备上的沟道；
一个与复位线相连的反相门，该反相门用于生成在输出线上的复位信号的补码；
一个第一预充电MOS晶体管，该晶体管具有一门极及一沟道，其门极与反相器输出线相连，其沟道连接于主电源节点与能量储存节点之间；以及
一个第二预充电MOS晶体管，该晶体管具有一门极及一沟道，其门极与反相器输出线相连，其沟道连接于主电源节点与辅助能量节点之间；
其中，当复位信号有效时，放电晶体管导通以使能量储存设备进行放电，第一预充电晶体管导通以对能量储存节点预充电使其电压大致等于主电源节点的电压，并且第二预充电晶体管导通以对辅助能量储存节点预充电使其电压大致等于主电源节点的电压。
15、一种利用再循环能量操作的管线式逻辑电路，其包括：
多个逻辑电路块，每个逻辑电路块具有一个逻辑输入，一个逻辑输出，一个时钟输入以及一个能量储存节点，其中第一逻辑电路块的逻辑输入与逻辑输入线相连，而最后逻辑电路块的逻辑输出与逻辑输出线相连；并且其中在第一和最后逻辑电路块之间的每个逻辑电路块的逻辑输入和逻辑输出将分别与其在前相邻电路块的逻辑输出和在后相邻电路块的逻辑输入相连，且每个逻辑电路均连接有一根时钟线和一个能量储存节点；
多个初始化和自适应控制电路块，每一个均与逻辑电路块之一的输出连接；
第一组多个延迟电路，每一个均连接于相邻逻辑电路块的时钟线之间，以相继地延迟从第一逻辑电路块到最后逻辑电路块的时钟信号；以及
第二组多个延迟电路，每一个均连接于相邻逻辑电路块的能量储存节点之间，以相继地延迟从第一逻辑电路块到最后逻辑电路块的储存能量，第二组多个延迟电路与第一组多个延迟电路拥有大致相同的延迟；
其中，在每个电路块的时钟线上的时钟信号的第一相位期间，多个逻辑电路块中的每一个都基于电路块的逻辑输入在电路块的输出端上生成一逻辑函数的结果，并且将在第一相位期间使用的能量储存于电路块的能量储存节点上，在每个电路块的时钟信号的第二相位期间，将电路块的能量储存节点上的能量返回至逻辑电路块。
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