CN1652320A - 内联机结构与其制造方法及集成电路组件 - Google Patents

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Abstract

一种内联机结构的制造方法，包括：提供一半导体基底，其上具有第一导电层，以及形成一介电层于上述基底与上述第一导电层上，一开口形成于上述介电层中且延伸至上述第一导电层，经由上述开口将上述第一导电层的一部分移除，以形成一凹蚀处，此凹蚀处具有一大体上为曲型的轮廓，以第二导体层填充上述开口与上述凹蚀处。

Description

内联机结构与其制造方法及集成电路组件
技术领域
本发明是有关于一种半导体的制造，且特别有关于一种内联机的制造，此内联机大体上具有曲型的内联机界面。
背景技术
集成电路是藉由在半导体基底上制造出各式电子组件而得的，且以多层内联机来连接各组件，以得到所需的电路。
其中铝和铝合金是最常用在集成电路中的内联机，然而，由于构件(feature)尺寸已缩小至次微米(submicron)与深次微米(deep-submicron)等级，所以目前也常利用铜来作为内联机金属，因为铜具有低电阻、高电子迁移阻抗(resistance to electromigration)等特点，且对于应力的释放能力也相对良好。
然而，用来做内联机材料的铜却很容易扩散至一般绝缘材料中，如扩散至氧化硅与含氧的聚合物中，这扩散会造成铜的腐蚀，进而导致附着力的降低、分层(delamination)的出现、孔洞的形成与电路的电性失常等缺点，所以在大部分的铜内联机中，都会利用铜扩散阻隔质以减少上述情况的发生，如将扩散阻隔质形成于铜与内层介电质、其它绝缘质、硅基底间。
其中镶嵌制程常用做形成此铜导体和铜扩散阻隔，然而，镶嵌制程中，铜的残留和其它残留材料会黏在开口处，此开口处是之后内联机和其它铜组成所要形成的地方，这些残留材料会污染介电层而且会降低内联机的可靠度，使导线与插塞界面的品质恶化，进而降低组件的可靠度。
有鉴于此，业界亟需一种内联机结构与其制造方法以解决上述问题。
发明内容
所以，本发明提供一种内联机结构的制造方法，包括提供一半导体基底，其上具有第一导电层；形成一介电层于上述基底与上述第一导电层上；形成一开口于上述介电层中且延伸至上述第一导电层；经由上述开口移除一部分上述第一导电层，以形成一凹蚀处，此凹蚀处具有一大体上为曲型的轮廓；以及以第二导体层填充上述开口与上述凹蚀处。在一实施例中，此方法还包括利用自行离子化电浆(self-ionized plasma，简称，SIP)系统或离子化金属电浆(ionized metal plasma，简称，IMP)系统形成一扩散阻隔层，且至少部分此扩散阻隔层沿着该开口形成，此外，该导体层可利用SIP系统与IMP系统在开口同处(in-situ)进行凹蚀处理。
本发明尚提供一种内联机结构，包括：第一导电层位于一基底中；一介电层于上述第一导电层上且具有一开口延伸至上述第一导体层；以及第二导体层位于上述开口中且接触该第一导电层的一部分，其中一介于上述第一与第二导体层的界面大体沿着一大体为曲型的轮廓。
本发明尚提供一种集成电路组件，包括：多个半导体组件耦合至一基底；以及一内联机结构与上述多个半导体组件之一耦合，此内联机结构包括：多层第一导体层；一介电层位于上述多层第一导体层之一上且具有多个开口，此每个开口延伸至上述多层第一导体层之一；以及多层第二导体层位于多个开口之一中，且每层此第二导体层与上述多层第一导体层之一的一部分接触，其中介于上述对应的第一与第二导体层的每层界面大体沿着一大体为曲型的轮廓。
附图说明
图1为一流程图，用以说明本发明的内联机结构的制造方法。
图2～图4、图5A～图5D、图6A～图6D、图7A～图7D为一系列剖面图，用以说明本发明一较佳实施例的内联机结构的制造方法的各步骤。
符号说明：
100～本发明的内联机结构的制造方法
110、120、130、140、150、160～本发明的内联机结构的制造方法的各步骤
210～基底         215～基底表面
220～导体层       230、310～介电层
320～开口         410～扩散阻隔层
510A、510B、510C、510D～凹蚀处
520A、520B、520C、520D～凹蚀处的轮廓
525～波峰         527～波谷
610A、610B、610C、610D～扩散阻隔层
710A、710B、710C、710D～导体插塞
d1、d2、d3、d4～深度h1、h2～高度
具体实施方式
为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
请参阅图1，此图说明本发明的一实施例的内联机制造方法100的流程图，且显示于图1的方法100将配合图式图2～图4、图5A～图5D、图6A～图6D与图7A～图7D一并说明，且图2～图4、图5A～图5D、图6A～图6D与图7A～图7D为利用图1中所显示的方法100在多个实施例中各制造步骤的各式内联机结构的剖面图。
请同时参阅图1与图2，方法100包括步骤110，此步骤110包括提供基底210，且导体层220至少部分形成于基底210中，此导体层220可藉由化学气相沉积(CVD)包括电浆增进式化学气相沉积(PECVD)、物理气相沉积(PVD)包括离子化物理气相沉积(I-PVD)、原子层沉积(ALD)、电镀与/或其它制程形成于基底210的凹陷处(recess)中，在形成导体层220时，也可再利用化学机械平坦化与/或化学机械研磨(在此一并称为CMP)来使导体层220平坦化，以使导体层220与基底210的表面215共平面，如图2所示。在另一实施例中，可完全不进行导体层220的平坦化，以使至少部分的导体层220可由基底210延伸过基底210的表面215。在上述两实施例中，在基底210中形成导体层220的特点是在此所希望特别强调的。
基底210可包括元素半导体，如结晶硅、多晶硅、非晶硅与/或锗，基底210也可包括或取代性地包括化合物半导体，如碳化硅与/或砷化锗，基底210也可包括或取代性地包括合金半导体，如硅锗(SiGe)、硼砷化镓(GaAsP)、砷铟化铝(AlInAs)、砷镓化铝(AlGaAs)与/或硼铟化镓(GaInP)或其组合物与/或合金。再者，基底210可为或包括块状(bluk)半导体，如块状(bluk)硅，且此块状(bluk)半导体可包括磊晶硅层。此基底210也可为或包括绝缘体覆半导体基底如绝缘体覆硅(SOI)基底，或薄膜晶体管(TFT)基底。此基底210也可包括多层硅基底或多层化合物半导体基底。
导体层220可为或包括铝、铝合金、铜、铜合金、钨、其组合物与/或合金，与/或其它半导体材料，导体层220也可为连接半导体组件、集成电路组件与/或组成与/或内联机的导体构件(feature)。导体层220的深度d1范围约在1500～5000埃间，如在一实施例中，深度d1约为3500埃。
在步骤110中所提供的基底210可包括覆盖半导体基底210与导体层220的介电层230，此介电层230可为蚀刻停止层与/或扩散阻隔层，且可为一层或多层单独层，此介电层230可为或包括氮化硅与/或其它介电质与/或蚀刻停止材料。
请同时参阅图1与图3，方法100尚包括步骤120，此步骤包括在基底210或像是在此说明实施例中的介电层230表面沉积介电层310，此介电层310可为内金属介电质(IMD)，介电层310可包括氧化硅、聚硫亚氨(polyimide)、旋涂式玻璃(spin-on-glass，简称SOG)、掺杂氟的硅酸盐玻璃(fluoride-doped silicate glass，简称FSG)、Black Diamond(加州圣克拉拉应用化学的产品)、干凝胶(Xerogel)、气凝胶(Aerogel)、掺氟的非晶系碳(amorphous fluorinated carbon)与/或其它材料，且可藉由CVD、PECVD、ALD、PVD、旋转涂布与/或其它制程形成。在一实施例中，介电层310可为或包括低介电常数材料，此介电常数值小于或等于约3.2(或小于约3.3)，例如介电层可包括有机低介电常数材料、CVD低介电常数材料与/或其组合物。
如图3所示，介电层310可藉由光微影、蚀刻与/或其它方式图案化，以在其中形成开口320，进而暴露出部分介电层230或导体层220，此开口320可为介层洞或双镶嵌开口(如包括介层洞与导线沟槽的开口)。
在需要或想要的情况下，靠近开口320所暴露部分的介电层230也可藉由如干蚀刻与/或其它制程移除，以露出其下部分的导体层220，此介电层230的移除可利用化学方法包括以CH4为主要气体来进行，且在其中可混合O2与N2以调整其蚀刻率与选择率。
请同时参阅图1与图4，方法100尚包括步骤130，此步骤130是利用自行离子化电浆(self-ionized plasma，简称SIP)PVD与/或离子化金属电浆(ionized metal plasma)PVD沉积扩散阻隔层410，且此扩散阻隔层410至少部分延着开口320形成，此扩散阻隔层410可为或包括Ta、TaN、Ti、TiN、其组合物与/或合金，与/或其它阻隔材料。
在一实施例中，阻隔层410可在移除部分介电层230前形成，在此实施例中，阻隔层410与介电层230的底部部分可同时利用干蚀刻与/或溅击移除。
无论阻隔层410是在介电层230前或后移除，在靠近导体层220的阻隔层410的底部部分可利用SIP或IMP藉由同处(in-situ)溅击移除，因此可使至少部分导体层220可暴露出来。
请同时参阅图1与图5A～图5D，方法100尚包括步骤140，此步骤140是在导体层220中形成凹蚀处(recess)，如在图5A～图5D中所分别表示的四个凹蚀处510A、510B、510C与510D，为使描述更加清楚，故将凹蚀处510A、510B、510C与510D统称作凹蚀处510。此凹蚀处510具有至少约200埃的深度，如凹蚀处510可具有的深度范围约介于300～800埃间，在另一实施例中，凹蚀处510具有一深度范围约介于500～700间。
凹蚀处510可藉由蚀刻导体层220来形成，如此蚀刻可为利用SIP或IMP的同处(in-situ)溅击，如商业上所用的SIP PVD系统或IMP PVD系统所提供的可控制Ar+溅击机制的清洁模块，以使导体层220凹蚀且暴露出的至一预定厚度。
如图5A所示，凹蚀处510A可具有曲型、大体上为W型或其它波浪轮廓的520A，如在图5A所显示的实施例中，W型轮廓520A包括一波峰525与两波谷527，此外，其它数目的波峰525与波谷527也包括在本发明的范围中。波峰525的高度h1可介于约凹蚀处510A深度d2的25～75％间，例如，在图5A中所示的实施例里，高度h1约为深度d2的50％，此轮廓520A的深度d2可介于约300～800埃间。在一实施例中，深度d2的范围约介于500～700埃间。波峰525与波谷527的半径一般约介于深度d2的5～50％间，但其它的半径值也都属于本发明所揭露的范围。
在一实施例中，轮廓520A是利用SIP蚀刻导体层220而形成，另外也可利用SIP-PVD系统，如加州San Jose的Novellus System，Inc.所提供的INOVAHCM，此SIP-PVD系统也可用作沉积扩散阻隔层与/或晶种层用，如实施例中所用到的凹蚀处510A的形成或之后会提到的高深宽比的介层洞开口用。SIP-PVD系统会产生Ar离子，此Ar离子会到达且轰击导体层220，藉由调整SIP系统的偏压来使Ar离子在一开始时先轰击开口320的侧壁，然后此Ar离子再折射轰击导体层220，以形成轮廓520A。
同样地，SIP系统的偏压可调整Ar离子的对导体层220的轰击，以形成如图5B所示的具有曲型凹面轮廓520B的开口510B、如图5C所示的具有浅波峰曲型轮廓520C的开口510C、如图5D所示的具有梯型浅波峰曲型轮廓520D的开口510D，在浅波峰轮廓520C与520D中的波峰540高度h2可约介于约深度d3、d4的5～25％间，例如，在第5C与图5D中所示的实施例中，高度h2约为深度d3、d4的5％。
这些轮廓的深度d3、d4、d5至少为200埃，且可约在300～800埃间，在一实施例中，深度d3、d4、d5约介于500～700埃间。凹蚀的导体层220的轮廓520A、520B、520C、520D是由Ar离子的入射角所决定，且此Ar离子的入射角可由SIP偏压或磁场调节与开口320的深宽比(aspect ratio)所调整，而入射角也可影响轮廓侧壁的平行度，以形成平行、或非平行的梯形轮廓520D侧壁，例如，梯形轮廓520D的侧壁可具有向上倾斜30°的角度偏移。
请同时参阅图1与图6A～图6D，方法100尚可包括步骤150，在此步骤150中扩散阻隔层可依需要沉积，此扩散阻隔层会沿着凹蚀处510底部与/或侧壁顺应式地形成，如在图6A～图6D中的实施例里，扩散阻隔层610A～610D分别是藉由IMP或SIP系统分别在同处(in-situ)形成，且此扩散阻隔层610A～610D分别是沿着510A～510D的开口形成，且此扩散阻隔层610A～610D的形成大体上与上述阻隔层410的形成相似，例如，此扩散阻隔层610A～610D可为或包括Ta、TaN、Ti、TiN、其组成物与/或合金与/或其它阻隔材料。
请分别参阅图1与图7A～图7D，方法100尚包括步骤160，此步骤160是藉由镶嵌制程在开口320中分别填入导体插塞710A～710D，在一实施例中，一层或多层晶种层分别沉积于沿着开口320的扩散阻隔层610A～610D上，且此多层晶种层包括铜、铜合金与/或其它晶种材料，且可藉由PVD、IMP、SIP与/或其它制程形成。接下来可在开口320中可填入导体材料，此导体材料的组成可大体上与导体层220类似，导体插塞710～710D可为或包括铝、铝合金、铜、铜合金、钨、其组成物与/或合金，与/或其它导体材料，藉由电镀与/或其它沉积制程利用导体材料在开口320中形成导体插塞710A～710D，而在介电层310上形成的过多的导体材料可藉由CMP与/或其它方法移除，以分别在开口320中形成导体插塞710A～710D。
藉由导体层220中的凹蚀处510来增加导体层220与导体插塞710A～710D间的接触界面，此界面的接触面积尚可藉由调整Ar离子的入射角来调整。此外，导体层220底部在蚀刻操作时可能会被破坏，所以在接近导体层220底部的导体材料在形成凹蚀处510时就可被移除，且随后利用重新成长或其它导体材料的沉积来作填补，所以就可改善内联机的应力迁移(SM)与电子迁移(EM)阻抗。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (20)

1.一种内联机结构的制造方法，包括：
提供一半导体基底，其上具有第一导电层；
形成一介电层于上述基底与上述第一导电层上；
形成一开口于上述介电层中且延伸至上述第一导电层；
经由上述开口移除上述第一导电层的一部分，以形成一凹蚀处，此凹蚀处具有一上为曲型的轮廓；以及
以第二导体层填充上述开口与上述凹蚀处。
2.根据权利要求1所述的内联机结构的制造方法，其中该凹蚀处的深度为200～800埃。
3.根据权利要求1所述的内联机结构的制造方法，其中该移除该第一导电层的一部分的步骤包括溅击。
4.根据权利要求1所述的内联机结构的制造方法，其中该移除该第一导电层的一部分的步骤包括利用自行离子化电浆系统的溅击或利用离子化金属电浆系统的溅击。
5.根据权利要求1所述的内联机结构的制造方法，尚包括在移除该第一导体层的一部分前先沿着该开口的侧壁形成一扩散阻隔层。
6.根据权利要求1所述的内联机结构的制造方法，尚包括在填充该开口与该凹蚀处前先沿着该凹蚀处的轮廓形成一扩散阻隔层。
7.根据权利要求1所述的内联机结构的制造方法，其中该凹蚀处的轮廓上为W型或凹型。
8.根据权利要求1所述的内联机结构的制造方法，其中该凹蚀处的轮廓包括一波峰，此波峰的高度为该凹蚀处的深度的25～75％。
9.根据权利要求1所述的内联机结构的制造方法，其中该凹蚀处的轮廓为一浅波峰轮廓，包括一波峰的高度为该凹蚀处的深度的5～25％。
10.根据权利要求1所述的内联机结构的制造方法，其中该凹蚀处的轮廓为梯型峰状轮廓。
11.一种内联机结构，包括：
第一导电层位于一基底中；
一介电层于上述第一导电层上且具有一开口延伸至上述第一导体层；以及
第二导体层位于上述开口中且接触该第一导电层的一部分，其中一介于上述第一与第二导体层的界面沿着一为曲型的轮廓。
12.根据权利要求11所述的内联机结构，其中该轮廓相对于该基底的深度至少为200～800埃。
13.根据权利要求11所述的内联机结构，尚包括一扩散阻隔层位于该介电层与该第二导电层间。
14.根据权利要求11所述的内联机结构，尚包括一扩散阻隔层位于该第一与第二导电层间，且沿着该界面轮廓。
15.根据权利要求11所述的内联机结构，其中该界面轮廓上为W型或凹型。
16.根据权利要求11所述的内联机结构，其中该界面轮廓包括一波峰，此波峰的高度相对于该基底为该界面轮廓的深度的25～75％。
17.根据权利要求11所述的内联机结构，其中该界面轮廓为一浅波峰轮廓，包括一波峰的高度相对于该基底为该界面轮廓的深度的5～25％。
18.根据权利要求11所述的内联机结构，其中该界面轮廓为梯型峰状轮廓。
19.根据权利要求11所述的内联机结构，其中该开口为一介层洞开口与一双镶嵌开口之一。
20.根据权利要求11所述的内联机结构，其中至少一该第一与第二导体层包括铜与铜合金之一。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206404A (zh) * 2015-04-29 2016-12-07 旺宏电子股份有限公司 半导体元件及其制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8432037B2 (en) 2004-06-10 2013-04-30 Renesas Electronics Corporation Semiconductor device with a line and method of fabrication thereof
JP4832807B2 (ja) * 2004-06-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
US20060009030A1 (en) * 2004-07-08 2006-01-12 Texas Instruments Incorporated Novel barrier integration scheme for high-reliability vias
JP4316469B2 (ja) * 2004-10-15 2009-08-19 株式会社東芝 自動設計装置
JP2007067066A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置とその製造方法
US7727888B2 (en) * 2005-08-31 2010-06-01 International Business Machines Corporation Interconnect structure and method for forming the same
JP4738959B2 (ja) * 2005-09-28 2011-08-03 東芝モバイルディスプレイ株式会社 配線構造体の形成方法
US7569475B2 (en) * 2006-11-15 2009-08-04 International Business Machines Corporation Interconnect structure having enhanced electromigration reliability and a method of fabricating same
US8030778B2 (en) 2007-07-06 2011-10-04 United Microelectronics Corp. Integrated circuit structure and manufacturing method thereof
US9887129B2 (en) * 2014-09-04 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with contact plug
US10170358B2 (en) * 2015-06-04 2019-01-01 International Business Machines Corporation Reducing contact resistance in vias for copper interconnects
US10170419B2 (en) * 2016-06-22 2019-01-01 International Business Machines Corporation Biconvex low resistance metal wire
US10199269B2 (en) 2016-11-28 2019-02-05 United Microelectronics Corp. Conductive structure and method for manufacturing conductive structure
JP2019029581A (ja) * 2017-08-02 2019-02-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11955430B2 (en) * 2021-03-31 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device and semiconductor devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4630357A (en) * 1985-08-02 1986-12-23 Ncr Corporation Method for forming improved contacts between interconnect layers of an integrated circuit
US5262352A (en) * 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers
JP3724592B2 (ja) * 1993-07-26 2005-12-07 ハイニックス セミコンダクター アメリカ インコーポレイテッド 半導体基板の平坦化方法
US5464794A (en) * 1994-05-11 1995-11-07 United Microelectronics Corporation Method of forming contact openings having concavo-concave shape
US5567650A (en) * 1994-12-15 1996-10-22 Honeywell Inc. Method of forming tapered plug-filled via in electrical interconnection
US5719071A (en) * 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
US6054385A (en) * 1997-01-31 2000-04-25 Advanced Micro Devices, Inc. Elevated local interconnect and contact structure
US6522013B1 (en) * 1997-12-18 2003-02-18 Advanced Micro Devices, Inc. Punch-through via with conformal barrier liner
US6124204A (en) * 1998-05-21 2000-09-26 United Silicon Incorporated Method of removing copper oxide within via hole
US6167448A (en) * 1998-06-11 2000-12-26 Compaq Computer Corporation Management event notification system using event notification messages written using a markup language
US6480865B1 (en) * 1998-10-05 2002-11-12 International Business Machines Corporation Facility for adding dynamism to an extensible markup language
US6480860B1 (en) * 1999-02-11 2002-11-12 International Business Machines Corporation Tagged markup language interface with document type definition to access data in object oriented database
US6398929B1 (en) * 1999-10-08 2002-06-04 Applied Materials, Inc. Plasma reactor and shields generating self-ionized plasma for sputtering
US6114243A (en) * 1999-11-15 2000-09-05 Chartered Semiconductor Manufacturing Ltd Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
US6534866B1 (en) * 2000-04-13 2003-03-18 Micron Technology, Inc. Dual damascene interconnect
US6613664B2 (en) * 2000-12-28 2003-09-02 Infineon Technologies Ag Barbed vias for electrical and mechanical connection between conductive layers in semiconductor devices
US6500749B1 (en) * 2001-03-19 2002-12-31 Taiwan Semiconductor Manufacturing Company Method to improve copper via electromigration (EM) resistance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206404A (zh) * 2015-04-29 2016-12-07 旺宏电子股份有限公司 半导体元件及其制造方法
CN106206404B (zh) * 2015-04-29 2019-03-01 旺宏电子股份有限公司 半导体元件及其制造方法

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