CN1638285B - 数字模拟转换器、放大器电路及其最小失配胞元阵列 - Google Patents

Abstract

本发明涉及最小失配胞元阵列。即，本申请提出一种胞元阵列，其具有利用一二维胞元矩阵方式而集成于一晶圆中的多个胞元组件，其中，每一集成胞元组件包括位在其真实物理特性以及一额定特性数值之间的一失配，其中，每一个胞元组件的该失配为各胞元组件与该胞元阵列的一中心间的距离的一函数，且该胞元阵列具有为圆形对称的一二维失配分布，以及其中，所述胞元组件会以一布线图的方式沿着该胞元阵列的该圆形对称失配分布而进行串联连接来最小化一累积失配。

Description

数字模拟转换器、放大器电路及其最小失配胞元阵列

技术领域

本发明系相关于一种最小失配胞元阵列，其系具有利用一二维胞元矩阵方式而集成于一晶圆上的多个胞元组件，特别是，一种集成在一数字模拟转换器(DAC)之中的胞元阵列。

背景技术

一数字模拟转换器(DAC)系会转换一包括数个资料位之数字输入资料字符，并且输出一正比于该输入二进元数据字符之数值的模拟输出，而该模拟输出信号则为正比于该输入数据字符之数值的，例如，一电流、一电压、一电荷、或是一模拟信号、或是一频率。

一理想的数字模拟转换器系会具有，如图1所见之通过原点之一直线的一输入输出特性关系，而在根据习知状态的数字模拟转换器(DAC)中，其真实的输入输出特性关系却是一条偏离该理想直线的线，亦即，根据习知状态之该习知数字模拟转换器的该输入输出特性关乃是一非线性输入输出特性关系，而该习知数字模拟转换器之该输入输出特性关系的该非线性则是由于偏移(offset)以及增益误差所造成，在大部分的例子中，数字模拟转换器系会集成于具有实际上执行自数字数值至模拟信号之转换之胞元组件的一数组、而执行为数字模拟转换器的电路，此外，该些胞元阵列组件系会包括多个通过被该待转换之数字输入资料所控制之开关而进行切换的胞元组件，例如，电流源、电容器、电阻，其中，具有包括电流源之一胞元阵列的一数字模拟转换器(DAC)系会被称为一电流切换数字模拟转换器(DAC)，包括电阻组件之一胞元阵列被称之为一电阻串数字模拟转换器，以及具有包括电容器之一胞元阵列的一数字比转换器(DAC)系会称为一电荷重新分配数字模拟转换器。

依照该数字模拟转换器的应用，该胞元阵列系会于实质上以三个不同的可能方式进行安排，亦即，安排为一二进元加权数组(binary-weightedarray)，一热学式数组(thermometric array)、或是一混合数组。

在该二进元加权胞元阵列中，所述胞元组件之尺寸即会以二作为依据，在一热学识胞元阵列中，所有的胞元组件系会具有相同的尺寸，而在一混合胞元阵列中，数组的一部份系进行热学式的编码，以及该胞元阵列的其它部分系进行二进元的编码。

然而，在实际的集成电路中，系会于一数字模拟转换器之该胞元阵列范围中之所述胞元组件间存在有的一失配，并且，该失配，亦即，该胞元组件之真实物理特性以及该胞元组件之额定(nominal)特性数值之间之差异，的发生系可能起因于数种原因。

该失配的第一个原因是，晶圆制造程序并未于整个晶圆表面上完全为同质，而非均质晶圆制造程序的结果是，被置于该晶圆上彼此相隔一定程度距离的额定相同胞元组件系会显示出不同的物理行为，且所述胞元组件彼此之间的位置越靠近时，在两个胞元组件之的失配就会越低，所以，为了这个理由，通常的习惯是限制该胞元阵列之所述胞元组件位于其上之该晶圆面积的延伸，且此系通常会伴随着利用一二维数组结构方式来安排在该晶圆上的所述胞元组件，再者，于该晶圆表面上之该非均质制造程序乃导致所述胞元组件在物理行为上的一梯度，此即表示，所述胞元组件所既定的一物理特质系会以一沿着该晶圆上一既定方向的大约线性形式而偏离其额定的数值。

在图2中，集成于一晶圆上之胞元组件的一失配系形成一距该胞元阵列之中心之距离的二维高斯函数(bidimensional Gaussian function)的模型，其中，该失配系加以显示为在图式之上部部分上的一弯曲表面，而该额定的失配乃是相对于一参考数值R₀，例如，R₁/R₀，而进行额定，其中，R₀系为在为该胞元阵列中心之一胞元组件的一参考电阻数值。

另一种导致显示于图2中之一分布之胞元组件间的失配系为所谓的“边缘邻近效应(border proximity effect)”。在一集成电路中，一胞元组件的物理特性，例如，一电阻，一电容器，或一晶体管，系亦会取决于在附近执行的硅结构，所以，在胞元的一二维数组中，靠近该胞元阵列之边缘的该些胞元组件系会具有一“局部”硅结构，而其系不同于靠近该胞元阵列之中心处之所述胞元组件的硅结构，而此即会导致所述胞元组件在物理行为上的一失配，其中，此失配系主要为胞元组件距离该胞元阵列之中心之距离的一函数，正如可由图3中看出的一样，因此，包括如图3所示之一胞元阵列的一数字模拟转换器(DAC)系会显示一非线性的输入输出特性关系，其中，该非线性乃是取决于所述胞元阵列组件在一布线图中如何连接至彼此。

图3系显示具有多个以二维胞元矩阵之方式而集成于一晶圆上的胞元组件的一胞元阵列，在图3所显示的例子中，该胞元矩阵系包括8x8个胞元组件，其中，每一个胞元组件系可以是一电阻，一电容，一晶体管，一电流源，或一二极管，且该失配的分布系为圆形地对称。

图4系显示根据习知状态之用于串联一胞元阵列之所述胞元组件的一布线或扫掠图，通常，扫掠、或布线一热学式编码数字模拟转换器(thermometer-coded digital to analog converter)的方法乃是通过逐线地扫掠在图4所显示之胞元阵列线而加以执行。

此习知布线图的缺点是，在边缘邻近效应存在之下，该数字模拟转换器的整体、或累积非线性系会很高，因为该胞元阵列系利用一较高的失配而沿线方向的扫掠所述胞元组件，亦即，在第八行中的所述胞元组件，如图4所示，系会于该布线、或扫掠顺序的一开始即一个接着一个地进行加总，因此，该失配系会不断累积，所以，通过使用具有如图4所示之该布线图的一胞元阵列，该数字模拟转换器系会具有该输入输出特性关系的一增加的非线性。

发明内容

据此，本发明的一目的系在于提供具有一最小累积失配的一胞元阵列。

本发明系提供一种胞元阵列，其系具有利用一二维胞元矩阵方式集成于一晶圆上的多个胞元组件，

其中，每一个集成胞元组件系会包括介于其真实物理特性以及一额定特性数值之间的一失配；

其中，每一个胞元组件的该失配系为该分别之胞元组件与该胞元阵列之一中心间之距离的一函数，且该胞元阵列系具有为圆形对称的一二维失配分布；以及

其中，所述胞元组件系会以一布线图的方式，并沿着该胞元阵列之该圆形对称失配分布而进行串联连接，以最小化一累积失配。

在根据本发明之该胞元阵列的一较佳实施例中，一胞元组件的该失配系会随着该分别之胞元组件与该胞元阵列之中心的该距离而增加。

在一较佳实施例中，该胞元矩阵系包括一第一数量(N)的胞元组件行，以及一第二数量(M)的胞元组件列。

较佳地是，该胞元组件行的该第一数量(N)系相等于该胞元组件列的该第二数量(M)。

在根据本发明之该胞元阵列的一较佳实施例中，该胞元阵列系被虚设胞元组件所环绕。

此所提供的优点是，影响该胞元阵列之所述周边胞元组件的边缘效应(border effects)系会受到抑制。

在根据本发明之该胞元阵列的一较佳实施例中，所述胞元组件系会以一第一布线图的方式、并沿着对所述胞元组件列以及对所述胞元组件行具有一45度角的对角线而进行连接。

在根据本发明之该胞元阵列的一另一较佳实施例中，所述胞元组件系会以一具有一曲折形式之第二布线图的方式而进行连接。

在根据本发明之该胞元阵列的一再一较佳实施例中，所述胞元组件系会以一具有一螺旋形式之第三布线图的方式而进行连接。

在根据本发明之该胞元阵列的一又一较佳实施例中，该集成胞元阵列的每一个胞元组件系可通过一相对应开关而进行桥接。

在该胞元阵列的一较佳实施例中，该开关系加以提供于该集成胞元阵列的范围之中。

而在一替代较佳实施例中，该开关系加以提供于该集成胞元阵列的范围之外。

在根据本发明之该胞元阵列的一较佳实施例中，该些组件系为电容器。

在根据本发明之该胞元阵列的一另一较佳实施例中，所述胞元组件系为变容二极管(varactors)。

在根据本发明之该胞元阵列的一再一较佳实施例中，所述胞元组件系为电阻。

在根据本发明之该胞元阵列的一又一较佳实施例中，所述胞元组件系为电流源。

在根据本发明之该胞元阵列的一另一较佳实施例中，所述胞元组件系为晶体管。

在根据本发明之该胞元阵列的一另一较佳实施例中，所述胞元组件系为二极管。

本发明系更进一步提供一种模拟数字转换器，其系包括一具有利用一二维胞元矩阵方式而集成于一晶圆上之多个胞元组件的胞元阵列，

其中，每一个集成胞元组件系会包括介于其真实物理特性以及一额定特性数值之间的一失配；

其中，每一个胞元组件的该失配系为该分别之胞元组件与该胞元阵列之一中心间之距离的一函数，且该胞元阵列系具有为圆形对称的一二维失配分布；以及

其中，该胞元组件系会以一布线图的方式，并沿着该胞元阵列之该圆形对称失配分布而进行串联连接，以最小化一累积失配。

本发明系更进一步提供一种放大器电路，包括一运算放大器(operationamplifier)以及至少一具有利用一二维胞元矩阵方式而集成于一晶圆上之多个胞元组件的胞元阵列，其中，每一个集成胞元组件系会包括在其真实物理特性以及一额定特性数值之间的一失配；

其中，每一个胞元组件的该失配系为该分别之胞元组件与该胞元阵列之一中心间之距离的一函数，且该胞元阵列系具有为圆形对称的一二维失配分布；以及

其中，该胞元组件系会以一布线图的方式，沿着该胞元阵列之该圆形对称失配分布而进行串联连接，以最小化一累积失配。

附图说明

接下来，根据本发明之一胞元阵列的较佳实施例系以所附图式作为参考而进行更详尽的解释。

图1：其系显示根据习知状态之一数字模拟转换器的输入输出特性关系；

图2：其系显示根据习知状态之一胞元阵列的二维失配分布；

图3：其系显示根据习知状态之一胞元阵列的圆形失配分布；

图4：其系显示在根据习知状态之一胞元阵列范围内，用于连接胞元组件的一布线图；

图5：其系显示根据本发明之用于布线一热学式编码二维胞元阵列的一第一布线图；

图6：其系显示根据本发明之用于布线一热学式编码二维胞元阵列的一第二布线图；

图7：其系显示根据本发明之用于布线一热学式编码二维胞元阵列的一第三布线图；

图8：一具有相等失配区域的二维胞元阵列；

图9：其系显示根据本发明之用于布线一热学式编码二维胞元阵列的一第四布线图；

图10a以及图10b：其系显示根据本发明之用于布线胞元组件的另外布线图；

图11a以及图11b：其系显示根据本发明之用于在一胞元阵列中布线胞元组件的另外布线图；

图12a以及图12b：其系显示根据本发明之用于在一胞元阵列中布线胞元组件的另外布线图；

图13a以及图13b：其系显示根据本发明之用于在一胞元阵列范围内连接胞元组件的另外布线图；

图14a以及图14b：其系显示在根据本发明之该胞元阵列的一较佳实施例中，举例说明通过虚设胞元所达成之抑制效应的图式；

图15a以及图15b：其系显示根据本发明之用于在一胞元阵列范围内连接胞元组件的另外布线图；

图16：其系显示根据本发明，一第一胞元阵列经由总线而与一第二胞元阵列之相关互连的一互连；

图17a以及图17b：其系显示根据本发明一实施例之串联连接且通过开关而短路的电阻串；

图18a以及图18b：其系显示根据本发明的一实施例，使用电阻作为胞元组件之一胞元阵列的一实施例；

图19a以及图19b：其系显示根据本发明之一另一实施例之使用电阻作为胞元组件的一胞元阵列；

图20：其系显示根据本发明之使用电阻作为一胞元组件之一胞元阵列的一另一实施例；

图21a以及图21b：其系显示根据本发明的一胞元阵列，其中，列的数量系偏离行的数量；

图22：其系显示使用具有根据本发明之一胞元阵列之一数字模拟转换器的一数字控制器变容电路；

图23：其系为显示包括根据本发明之胞元阵列之一数字模拟转换器之整体非线性的改进的一图式；

图24：其系显示包括根据本发明之一胞元阵列之根据本发明的一放大器电路；以及

图25：其系显示包括根据本发明之胞元阵列的反相放大电路。

具体实施方式

接下来，本发明的较佳实施例将进行详细叙述。

图5系显示根据本发明之用于利用一二维胞元矩阵方法而连接集成于一晶圆上之胞元组件的一布线图的一第一实施例。

在图5所显示的实施例中，该胞元矩阵系包括8x8个胞元组件，C_ij，其中，所述胞元组件系以行以及列的方式而加以提供，在所提出的例子中，该胞元矩阵系包括八个胞元组件行以及八个胞元组件列，较佳地是，所述胞元组件行的数量(N)系相等于该胞元组件列的数量(N)。

正如可由图5中看出，相对于逐行地布线所述胞元组件线(如图4所示)，所述胞元组件系通过以45度之角度沿着该胞元阵列之对角线的移动而连接至彼此，本质上，由于其系会具有数种利用45度方向来布线该胞元阵列的可能性，因此，即会有可能具有不同的布线图。

在图5所显示的实施例中，该布线系由胞元组件C₈₈开始，并且，结束于胞元组件C₁₁，而沿着该奔原数组矩阵之所述对角线而布线所述胞元组件的优点是，边缘之胞元组件，例如，C₈₈，的失配系可以迅速地通过靠近该胞元阵列矩阵之中心之较没有受到边缘邻近效应影响的所述胞元组件而受到补偿，并且，因此，相对于额定数值，系会具有较低的失配，而在此方法中，该胞元阵列的该整体非线性系会彻底地被降低。

图6系显示根据本发明之该布线图的一另一实施例，其中，所述胞元组件系沿着相对于该矩阵之所述行及列而具有45度角的对角线来进行连接。

图7系显示一类似的布线图，其中，所述胞元组件系经由相对于该矩阵之所述行及列而具有45度角的对角线来进行连接。

图8系显示一二维8x8胞元阵列，其系具有分为四个相同失配区域I，II，III，以及IV的64个胞元组件，其中，每一个胞元组件的该额定数值系皆相同于1，而由于该边缘邻近效应，每一个胞元组件则会具有大约正比于该胞元组件与该胞元矩阵中心之距离的一失配，接着，如以图8作为参考，在该第一区域I中的所述四个胞元组件C₄₅，C₅₅，C₄₄，C₅₄系具有一数值1+3*ε，其中，相较于一指示一相对而言较小量之失配的数值，ε系会为一较小的数值，并且，在该第二区域II中的所述胞元组件系具有一数值1+2*ε，再者，在该第三区域III中的所述组件系具有一数值1+ε，且同时，在该第四区域IV中的该些组件系具有一数值1-96*ε/28，而所有胞元之所有数值的总和系会相等于64，因此，平均胞元数值系会相等于该额定数值1。

此外，若是所述前八个胞元组件C₁₈，C₂₈，C₃₈，...，C₈₈系会根据如图4所示之习知状态的布线图而进行连接时，则该数字模拟转换器的输出数值即会为8-8*96*ε/28，然而，由于理想输出数值系为8，因此，当使用该习知的布线方法时，该整体非线性误差系会总计为-27.4*ε。

假使该八个胞元组件系利用根据本发明之布线图，如图6所示，而进行连接时，则是从该胞元组件C₁₁开始。

在此例子中，该DAC输出系为(1-96*ε/28)+(1+ε)+(1+2*ε)+(1+3*ε)+(1-96*ε/28)+(1+ε)+(1+2*ε)+(1-96*ε/28)。

因此，该整体非线性误差于此例子中系仅会总计为-1.3*ε。

正如可由此例子中看出，相较于一习知具有一习知布线图的胞元矩阵，利用根据本发明之一布线图的一胞元矩阵的该整体非线性系会大大地被降低。

图9系显示一6x6的胞元矩阵，其系具有36个胞元组件，当执行一布线程序时，该胞元矩阵系会通过一Carthesic协作系统(coordinate system)而加以指示，当所述胞元组件系为NxN的胞元矩阵的连接时，则该胞元矩阵系可以分开为四个由下列方程式锁定义的区域：

下部区域(G1)                          上部区域(G2)

$i\∈1,\frac{n}{2}$ $i\∈1,\frac{n}{2}$

x∈i，n-i+1                           x∈i，n-i+1

左边区域(G3)                          右边区域(G4)

$i\∈1,\frac{n}{2}-1$ $i\∈1,\frac{n}{2}-1$

y∈i+1，n-1                           x_i∈i，n-i+1

而对该6x6的胞元组件矩阵而言，为了布线所述胞元组件，则要提供十个方程式。

下部区域→(G1)                       上部区域→(G2)

i＝1                                 i＝1

xεi，n-i+1＝{1，2，3，4，5，6}      x＝{1，2，3，4，5，6}

y₁(x)＝{1，2，3，3，2，1}            y_1b(x)＝{6，5，4，4，5，6}

i＝2                                 i＝2

xεi，n-i+1＝{2，3，4，5}            x＝{2，3，4，5}

y₂(x)＝{1，2，2，1}                   y_2b(x)＝{6，5，5，6}

i＝3                                  i＝3

xεi，n-i+1＝{3，4}                   x＝{3，4}

y₃(x)＝{1，1}                          y_3b(x)＝{6，6}

计算左边以及右边区域

iε1， $\frac{n}{2}-1=\left\{\mathrm{1,2}\right\}$

左边区域(G3)                         右边区域(G4)

i＝1                                 i＝1

y＝{2，3，4，5}                      y＝{2，3，4，5}

x₁(y)＝{1，2，2，1}                  x_1b(y)＝{6，5，5，6}

i＝2                                 i＝2

y＝{3，4}                            y＝{3，4}

x₂(y)＝{1，1}                        x_2b(y)＝{6，6}

因此，即会产生如图9所示的一布线图，至于所述分开的链式结构(chains)，y₁(x)-y₃(x)，y_1b(x)-y_3b(x)，x₁(y)-x₂(y)，以及x_1b(y)，x_2b(y)，则是可以彼此连接。

图10a系显示根据本发明的一可能布线图，其中，所述胞元组件乃是以一曲折的形式进行连接，而所述胞元组件所产生的串联连接则会具有两个终端A1，A2。

在图10b中，则显示根据本发明的一另一可能布线结构，其中，胞元组件的两个链式结构系彼此相互连扣，每一个链式结构系包括多个彼此串联连接的胞元组件，该第一个链式结构系具有终端A1，A2，以及该第二个链式结构系具有终端B1，B2。

图11a系显示根据本发明之一布线图的一另一实施例，在此实施例中，所述胞元组件系会以一螺旋的形式而进行串联连接，其中，该胞元组件链式结构系会具有两个终端A1，A2。

图11b系显示根据本发明之该布线图的一另一实施例，其中，两个螺旋链式结构系彼此相连扣，该第一个胞元组件链式结构系包括终端A1，A2，以及该第二个胞元组件链式结构系具有终端B1，B2。

图12a系显示根据本发明之的一另一布线图，其系具有两个相互连扣的胞元组件链式结构，其中，所述胞元组件系沿着具有相关于该矩阵之所述行以及排之45度角的对角线而彼此连接，该结构所具有的优点是，一链式结构的每一个胞元组件系具有其所拥有之链式结构的胞元组件，以及作为邻近胞元组件之另一链式结构的胞元组件两者，而此系特别地于该胞元矩阵的两个胞元组件系相互作用时具有优势。

图12b系显示具有两个相互连扣之胞元组件链式结构的一替代布线结构。

图13a、13b系显示一12x12的胞元阵列，其系具有一根据本发明的布线结构，以改善一热学式编码(thermometer-coded)数字模拟转换器的该整体非线性。

在如图13b中所显示的一较佳实施例中，该整体非线性乃是通过确定在该胞元阵列范围中之所有胞元组件系会具有相同之环境条件而可以获得改善。正常地，放置在图13a中所显示之该胞元阵列之该边缘的胞元组件系不会具有与在该胞元阵列范围中之其它胞元组件相同的环境条件，所以，为了抑制该些不相等的条件，虚设的胞元组件系会被放置于该胞元阵列的周围，以根据本发明之一较佳实施例地形成一边缘。

图13b系显示具有由虚设胞元组件所环绕之有效胞元组件的胞元阵列的架构。

图14a、14b系显示举例说明在一6x6的胞元组件矩阵中，边缘效应之抑制的图式。内部之胞元组件的所有侧边系皆会被另外的胞元组件所包围，正如可以由图14a看出，而位在该胞元阵列之边缘的胞元组件，例如，该胞元组件C₅₅，则不会完全被其它胞元组件所包围，所以，为了提供所有胞元组件相同的条件，虚设的胞元系被设置在包围该胞元阵列的位置，因此，正如可由图14b所见，该胞元组件C₅₅系会被三个有效胞元组件，以及五个虚设胞元组件所包围，据此，该边缘胞元组件C₅₅即会完全地被胞元组件所包围，并且，会具有与在该胞元阵列中之，举例而言，胞元组件C₂₂相同的条件。

图15a系显示具有根据本发明之一布线图之一胞元阵列的一较佳实施例，其中，所述胞元组件系会以所有之三角形架构皆会被绑在一起的方式而进行连接。

图15b系显示具有三角形架构之一获改善互连的一另一实施例，其中，仅提供两个长距离的互连。该第一长距离系位在胞元组件C_0，6以及C_0，11之间，以及该第二长距离互连系会在胞元组件C_5，11及C_11，10之间。

图16系显示并联互连根据本发明之两个胞元阵列的可能性，根据本发明的一胞元A系会经由总线Bus₀至Bus₁₂而与根据本发明的一胞元阵列B进行互连，而此则是在不同之胞元组件若是于一额外之数字模拟转换器范围内一起使用时特别具有优势。

图17a系显示落在可以通过使用桥接开关S₁₁至S₁₈而加以短路之串联连接电阻R₁₁至R₁₈的一第一电阻串，正如可以在图17b中所显示实施例中所看见的，所述开关S₁₁至S₁₈系会分开地被置于根据本发明之一实施例的该电阻数组的外面。

图18a、18b系显示一替代的实施例，其中，所述开关S₁₁至S₁₈系会被置于根据本发明之该电阻数组的内部。

图19a系显示如图17a中所显示之该实施例的一不同版本，其中，所述开关以及所述电阻系加以互换，而此架构系会造成所述胞元组件的一不同互连，不过，在图19a中所显示之该胞元阵列中的所述电阻系会以与图17b中所显示之所述胞元一样的方式进行配置。

图20b系显示可以并联连接并且可以经由一总线而加以控制之所述胞元组件的一更一般的架构，在此，该整体非线性系通过施加根据本发明的一布线图而获得降低，在较佳实施例中，所显示的胞元阵列系会被虚设胞元组件所围绕，而其系相同于在该有效胞元阵列内部之所述胞元组件。

图21系显示具有根据本发明一布线图的一胞元阵列，其中，该胞元阵列系具有一不同数量之胞元行以及胞元列。

在图21a中所显示的例子中，该胞元阵列系包括七列以及六行的胞元组件。

在图21b中所显示的例子中，该胞元阵列系包括八行胞元组件以及六列胞元组件，据此，本发明系亦可以应用于行以及列之数量不同的胞元阵列之中。

图22系显示落在一应用电路范围内之具有根据本发明之一胞元阵列的一数字模拟转换器(DAC)，其中，一IC振荡器的基础频率乃是通过改变在输出节点out n/out p之间的有效容量而加以控制，该振荡器的该基础频率系通过该数字模拟转换器(DAC)而加以控制，而在该数字模拟转换器(DAC)范围内之该胞元矩阵的所述胞元组件则是于根据上述概述之所述布线图其中之一之胞元矩阵范围内进行配置以及布线的变容二极管(varactors)。

图23系显示根据本发明的一16x16二维胞元阵列的整体非线性(integrated non-linearity，INL)，比较利用如图4所显示之一习知方法而进行布线之一胞元阵列的该整体非线性，正如可由图23所看出，使用根据本发明之一布线图的胞元矩阵的该整体非线性系会被大大地降低。

图24系显示包括根据本发明之一胞元阵列的一放大电路，图24A系显示根据本发明之该胞元阵列之一部分的逻辑结构。

图24b系显示根据本发明之该胞元阵列之一较佳实施例的拓朴(topology)，其中，所述电阻系加以串联连接，并且，系可以通过被提供于该胞元阵列之外部的开关而加以短路，此外，该胞元阵列系包括三个终端A1、A2、A3。

正如可由图24c看出，该非反相放大电路系包括一运算放大器(operation amplifier)OP，而其输出端系会被连接至在图24B中所显示之该胞元阵列的终端A1，再者，该运算放大器的非反相输入端系会接收一参考电压，且该运算放大器的反相输入端系会被连接至该胞元阵列的终端A3，该胞元阵列的该终端A2系会被连接至接地，以及用于控制所述开关的一数字控制信号系会被供给至该胞元阵列。

图25系显示使用具有根据本发明之一拓朴之两个胞元阵列的一反相放大电路。

图25a系显示可通过开关而进行桥接之胞元组件的一链式结构的部分。

图25b系显示具有根据本发明之一布线图、或布线结构的一胞元阵列的一实施例，其中，该胞元阵列系包括两个终端A1、A2，而所述终端系根据本发明的一布线图、并通过串联连接之一电阻链式结构而连接至彼此，再者，由于在所提供的实施例中，该胞元阵列系包括8x8的电阻，因此，该电阻链式结构系会包括64个串联连接的电阻，而对每一个电阻而言，系会并连连接一相对应的开关，以及系可以通过一外部数字信号而加以控制，在图25B中所显示的实施例中，64个开关系加以集成于该胞元阵列之中。

在图25c中所显示的该反相放大系包括两个胞元阵列(数组A，数组B)，其中，每一个数组A、B系具有如图25b所示的该拓朴，该第一数组A系被连接于一参考电压以及该运算放大器OP的一反相输入之间，该第二数组B系被连接于该运算放大器之该输出端以及该运算放大器之该反相输入端之间，且该运算放大器OP之该非反相输入端系会被连接至接地，而该反相放大电路的增益则是可以通过同时施加至数组、B的所述数字信号而加以控制。

Claims (19)

1.一种胞元阵列，其特征在于利用一二维胞元矩阵方式而集成于一晶圆上的多个胞元组件，且集成后的所述胞元组件以行及列的方式排列，

其中，每一集成胞元组件包括一介于其真实物理特性以及一额定特性数值之间的失配；

其中，每一胞元组件的该失配为该胞元组件与该胞元阵列的一中心间的距离的一函数，且该胞元阵列具有相对于所述中心为圆形对称的一二维失配分布；以及

其中，所述胞元组件以一布线图的方式沿着该胞元阵列的该圆形对称失配分布而进行串联连接，其中至少一组集成后胞元组件沿着该胞元阵列的一对角线进行连接，以最小化一累积失配。

2.根据权利要求1所述的胞元阵列，其中，该胞元矩阵包括一第一数量的胞元组件行，以及一第二数量的胞元组件列。

3.根据权利要求2所述的胞元阵列，其中所述胞元矩阵是一正方形胞元矩阵，该第一数量等于该第二数量。

4.根据权利要求1所述的胞元阵列，其中，该胞元阵列被虚设胞元组件所环绕。

5.根据权利要求1所述的胞元阵列，其中，所述胞元组件以沿着对所述胞元组件列以及所述胞元组件行具有一45度角的对角线的一第一布线图方式进行连接。

6.根据权利要求1所述的胞元阵列，其中，所述胞元组件以一具有一曲折形式的第二布线图方式进行连接。

7.根据权利要求1所述的胞元阵列，其中，所述胞元组件以一具有一螺旋形式的第三布线图方式进行连接。

8.根据权利要求1所述的胞元阵列，其中，该集成胞元阵列的各胞元组件通过一相对应开关可进行桥接。

9.根据权利要求8所述的胞元阵列，其中，该开关被设于该集成胞元阵列内。

10.根据权利要求8所述的胞元阵列，其中，该开关被设于该集成胞元阵列外。

11.根据权利要求1所述的胞元阵列，其中，所述胞元组件为电容器。

12.根据权利要求1所述的胞元阵列，其中，所述胞元组件为变容二极管。

13.根据权利要求1所述的胞元阵列，其中，所述胞元组件为电阻。

14.根据权利要求1所述的胞元阵列，其中，所述胞元组件为电流源。

15.根据权利要求1所述的胞元阵列，其中，所述胞元组件为晶体管。

16.根据权利要求1所述的胞元阵列，其中，所述胞元组件为二极管。

17.一种数字模拟转换器，其特征在于包括一利用一二维胞元矩阵方式而集成于一晶圆上的多个胞元组件的胞元阵列，且集成后的所述胞元组件以行及列的方式排列，

其中，每一集成胞元组件包括一介于其真实物理特性以及一额定特性数值之间的失配；

其中，每一胞元组件的该失配为该胞元组件与该胞元阵列的一中心间的距离的一函数，且该胞元阵列具有相对于所述中心为圆形对称的一二维失配分布；以及

其中，所述胞元组件以一布线图的方式沿着该胞元阵列的该圆形对称失配分布而进行串联连接，其中至少一组集成后胞元组件沿着该胞元阵列的一对角线进行连接，以最小化一累积失配。

18.一种放大器电路，其特征在于包括一运算放大器以及至少一利用一二维胞元矩阵方式而集成于一晶圆上的多个胞元组件的胞元阵列，且集成后的所述胞元组件以行及列的方式排列，

其中，每一个集成胞元组件包括一介于其真实物理特性以及一额定特性数值之间的失配；

其中，每一胞元组件的该失配为该胞元组件与该胞元阵列的一中心间的距离的一函数，且该胞元阵列具有相对于所述中心为圆形对称的一二维失配分布；以及

其中，所述胞元组件以一布线图的方式沿着该胞元阵列的该圆形对称失配分布而进行串联连接，其中至少一组集成后胞元组件沿着该胞元阵列的一对角线进行连接，以最小化一累积失配。

19.一种胞元阵列，其特征在于利用一二维胞元矩阵方式而集成于一晶圆上的多个胞元组件，其中，该胞元阵列的所述胞元组件相对于所述胞元阵列的一中心，以一布线图的方式沿着该胞元阵列的一圆形对称失配分布而进行串联连接，其中至少一组集成后胞元组件沿着该胞元阵列的一对角线进行连接，以最小化该胞元阵列的一累积失配。

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