CN1635618A - 无导线架的晶片封装方法 - Google Patents

无导线架的晶片封装方法 Download PDF

Info

Publication number
CN1635618A
CN1635618A CN 200410011362 CN200410011362A CN1635618A CN 1635618 A CN1635618 A CN 1635618A CN 200410011362 CN200410011362 CN 200410011362 CN 200410011362 A CN200410011362 A CN 200410011362A CN 1635618 A CN1635618 A CN 1635618A
Authority
CN
China
Prior art keywords
wafer
glue
line
naked
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200410011362
Other languages
English (en)
Inventor
资重兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN 200410011362 priority Critical patent/CN1635618A/zh
Publication of CN1635618A publication Critical patent/CN1635618A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors

Abstract

本发明公开了一种无导线架的晶片封装方法,该方法包括以下步骤:(A)金属导线成型:预先令复数金属导线的内端设有一锡凸块,且也可于外端设有一锡凸块;(B)覆胶:在裸晶片的讯号接点该面覆设一层接着胶层,该接着胶层设有对应裸晶片讯号接点的内接窗口,令裸晶片讯号接点经由接着胶层的内接窗口外露;(C)上片:将内面设有上述复数金属导线的固定层覆设于接着胶层外面,该固定层设有对应电路板讯号接点的外接窗口,使金属导线外端延伸于外接窗口处,而金属导线内端的锡凸块与裸晶片的讯号接点构成电性连接;(D)植入导电体:在固定层的外接窗口植入金属导电体,令该金属导电体与金属导线外端构成电性连接,并令金属导电体露出于外接窗口处;(E)切单成型:将多余的接着胶层及固定层材料切除,并形成单一颗封装晶片;藉此组成裸晶片讯号接点面依序设有一接着胶层、复数金属导线及一固定层的封装晶片。

Description

无导线架的晶片封装方法
技术领域
本发明涉及一种无导线架的晶片封装方法,特别涉及一种免用导线架即能使裸晶片具有可对外电性导接功能,而可组装于电路板等设备应用的晶片封装方法。
背景技术
传统的晶片封装方法通常包括以下步骤:(一)晶圆切割:将晶圆切割分离为复数裸晶片;(二)焊晶:将切割完成的裸晶片放置在导线架上面,并使用黏性胶带加以黏着固定;(三)打线:将裸晶片上的讯号接点以金属线连接到导线架的引脚内端;(四)封胶:使用半熔化的绝缘性封胶体密封住裸晶片周围及导线架,仅预留导线架外端部分接点外露;(五)切单成型:即以机器将导线架及封胶体多余的材料切除,并成型为独立的一颗封装晶片。
上述方法制成的晶片结构如图9所示,其具有一金属质导线架10,该导线架10是为两侧或四周采用冲压出复数片状引脚101所排列构成,各个引脚101下端冲设有一凸块102,藉以该凸块102端面103作为对外导电部位,而导线架10的引脚101上方贴覆有一黏性胶带20,该黏性胶带20固定有一裸晶片30,藉此,并于该裸晶片30与各引脚101间设有一构成电性连接的金属线40,且在金属线40连接完成后,实施有一绝缘性封胶体50密封住裸晶片30周围及导线架10底面,仅预留所述引脚101的下端面103外露出封胶体50,可与电路板组装形成电性连接应用。
上述晶片封装方法中,该导线架另需使用金属片冲压、裁切成型,而冲压、裁切技术的困难点在于精密度控制,特别是使用在晶片封装所需的导线架,必须符合现今电子元件精小化趋势,因此相对的制造成本较高;其次,习知该金属线40焊接(打线)完成后,另需经过封胶体50密封制成,其置放在模具内注入半融化的封胶体50过程中,经常发生冲击、压力损毁金属线40或其讯号接点情形,因而产生许多瑕疵品,必须在后续检测时使用昂贵的仪器探测;由此可见,习知晶片封装制程使用导线架及打线方法,不利于简化封装制程,且其封装成本及品管成本无法有效降低。
发明内容
本发明的目的是要解决习知晶片封装制程中易产生瑕疵品导致制造成本高的问题,而提供一种可克服上述缺点的无导线架的晶片封装方法。
本发明包括以下步骤:
(A)金属导线成型:预先令复数金属导线的内端设有一锡凸块,且也可于外端设有一锡凸块;
(B)覆胶:在裸晶片的讯号接点该面覆设一层接着胶层,该接着胶层设有对应裸晶片讯号接点的内接窗口,令裸晶片讯号接点经由接着胶层的内接窗口外露;
(C)上片:将内面设有上述复数金属导线的固定层覆设于接着胶层外面,该固定层设有对应电路板讯号接点的外接窗口,使金属导线外端延伸于外接窗口处,而金属导线内端的锡凸块与裸晶片的讯号接点构成电性连接;
(D)植入导电体:在固定层的外接窗口植入金属导电体,令该金属导电体与金属导线外端构成电性连接,并令金属导电体露出于外接窗口处;
(E)切单成型:将多余的接着胶层及固定层材料切除,并形成单一颗封装晶片。
藉此,组成裸晶片讯号接点面依序设有一接着胶层、复数金属导线及一固定层的封装晶片,令金属导线内端锡凸块延伸于接着胶层的内接窗口与裸晶片讯号接点构成电性连接,而金属导线外端延伸于固定层的外接窗口与导电体构成电性连接,以能免用习知导线架及焊接金属线(打线)制程,即可组成一封装晶片,可利用该导电体与电路板等设备作电性连接。
附图说明
图1为本发明的流程示意图。
图2为本发明所封装的晶片的纵向剖视示意图。
图3为本发明所封装的晶片的横向剖视示意图。
图4为本发明之金属导线预先成型状态的示意图。
图5为本发明之金属导线预先成型状态的示意图。
图6为本发明之裸晶片切单后的封装结构分解示意图。
图7为本发明之复数裸晶片切单后的封装结构分解示意图。
图8为本发明之裸晶片于晶圆状态的封装结构分解示意图。
图9为习知晶片封装结构的剖视示意图。
具体实施方式
请参阅图1、图2、图3所示,本发明所制成的晶片封装结构是由一裸晶片1的讯号接点11该面依序设有一接着胶层2、复数金属导线3及一固定层4所组成,本发明的步骤如下:
(A)金属导线成型:参阅图4、图5所示,预先令复数金属导线3的内端31设有一锡凸块311,且也可于金属导线3外端32设有一锡凸块321;其中,该锡凸块311、锡凸块321的构成方式,可于所述金属导线3的内端31及外端32预先成型一板片312、322,藉此于该板片312、322选定面点设锡凸块311、锡凸块321;另外,该板片312、322所连接的金属导线3内端31及外端32部,也可实施为连续弯折状的弹性结构,使板片312、322及其锡凸块311、锡凸块321可调整位移而与下述的内接窗口21及外接窗口41精确对准。
(B)覆胶:参阅图2、图6所示,在裸晶片1的讯号接点11该面覆设一层接着胶层2,该接着胶层2设有对应裸晶片1讯号接点11的内接窗口21,如图6所示,令裸晶片1讯号接点11经由接着胶层2的内接窗口21外露;其中,所述覆设接着胶层2的方法,是可于该裸晶片1切单(成为单一晶粒)后各别实施,如图6所示,或可于该裸晶片1切单后,将数个裸晶片1连续贴覆于一胶带材料的接着胶层2上实施完成,如图7所示,或可在裸晶片1切单前,即于晶圆10状态时预先覆设所述的接着胶层2,如图8所示;另外,该接着胶层2构成方式包括,可应用黏着性胶带材料的贴覆方式,或以树脂、矽胶等材料的涂设方式实现,其涂设方式为网屏印刷法或点胶法或薄膜制程法或模型塑造法等,并可选择性经过烘烤程序,使该接着胶层2凝固。
(C)上片:参阅图2、图6所示,可令上述的复数金属导线3预设于一固定层4内面,将内面设有复数金属导线3的固定层4覆设于接着胶层2外面,该固定层4预先设有对应电路板讯号接点的外接窗口41,使金属导线3内端31与裸晶片1的讯号接点11构成电性连接,而金属导线3的外端32延伸于固定层4外接窗口41处;其中,所述覆设固定层4的步骤,是可于该裸晶片1切单(成为单一晶粒)状态各别实施,如图6所示,或可于复数切单的裸晶片1连续贴覆于接着胶层2之后实施完成,如图7所示,或可在裸晶片1切单前,即于晶圆10状态覆设所述的接着胶层2之后实施完成,如图8所示;另外,该固定层4构成方式包括可为一树脂膜黏着于接着胶层2外面,其后并可选择性经过烘烤程序,使该固定层4凝固。
(D)植入导电体:参阅图2、图3所示,在固定层4的外接窗口41植入金属导电体5,令该金属导电体5与金属导线3的外端32构成电性连接,并令金属导电体5露出于外接窗口41处,可与电路板等设备作电性连接;其中,所述的金属导电体5的构成方式,为植入锡球或注入锡膏方式实现;如图6所示,本发明之固定层4也可于对应接着胶层2的内接窗口21处预开设有内接窗口42,在上述(C)上片步骤后,也可于该内接窗口42中实施植入导电体步骤,以使复数金属导线3的内端31与裸晶片1讯号接点11构成稳固电性连接状态。
(E)切单成型:将多余的接着胶层2及固定层4材料切除,或将晶圆10的裸晶片1连同接着胶层2及固定层4切单,并形成个别独立的单一颗封装晶片。
藉上述(A)金属导线成型、(B)覆胶、(C)上片、(D)植入导电体、(E)切单成型步骤,即能组成裸晶片1讯号接点面11依序设有一接着胶层2、复数金属导线3及一固定层4的封装晶片,如图2、图3所示,令金属导线3内端31的锡凸块311延伸于接着胶层2内接窗口21与裸晶片1讯号接点11构成电性连接,而金属导线3外端32(可为锡凸块321)延伸于外接窗口41与窗口中的导电体5构成电性连接,以能免用习知导线架及焊接金属线(打线)制程,而组成一封装晶片,可利用该导电体5与电路板等设备作电性连接应用。
本发明免除了传统的导线架结构,故可避免传统导线架冲压、裁切等制程中品质难以精确掌控等缺点,降低了使用导线架的材料成本及品管成本;并因本发明晶片封装方法不使用导线架,即可使整体晶片封装结构更臻轻薄,以符合时下电子产品精巧化设计趋势,并增进同一晶圆所能切割出的裸晶片1产量。其次,本发明之复数金属导线3可预先黏着于固定层4或接着胶层2,再令固定层4贴覆于接着胶层2,使复数金属导线3固定,因此该复数金属导线3于制程中不必焊接,将来如需封胶体密封,也无需承受传统封胶体灌注的压力及冲击力等,不仅能改善传统打线后封胶体封装程序所造成的损害,进一步有效提升晶片构装的良品率,并能因此简化晶片封装制程,即无需传统的打线步骤,以有效降低封装成本及后续的检测品管成本。

Claims (9)

1、一种无导线架的晶片封装方法,该方法包括以下步骤:
(A)金属导线成型:预先令复数金属导线的内端设有一锡凸块,且也可于外端设有一锡凸块;
(B)覆胶:在裸晶片的讯号接点该面覆设一层接着胶层,该接着胶层设有对应裸晶片讯号接点的内接窗口,令裸晶片讯号接点经由接着胶层的内接窗口外露;
(C)上片:将内面设有上述复数金属导线的固定层覆设于接着胶层外面,该固定层设有对应电路板讯号接点的外接窗口,使金属导线外端延伸于外接窗口处,而金属导线内端的锡凸块与裸晶片的讯号接点构成电性连接;
(D)植入导电体:在固定层的外接窗口植入金属导电体,令该金属导电体与金属导线外端构成电性连接,并令金属导电体露出于外接窗口处;
(E)切单成型:将多余的接着胶层及固定层材料切除,并形成单一颗封装晶片,藉此组成裸晶片讯号接点面依序设有一接着胶层、复数金属导线及一固定层的封装晶片。
2、按照权利要求1所述的一种无导线架的晶片封装方法,其特征在于:所述的金属导线成型为在复数金属导线的外端设有一锡凸块。
3、按照权利要求1所述的一种无导线架的晶片封装方法,其特征在于:所述的覆设一层接着胶层步骤,是可于该裸晶片切单后各别实施完成,或可于该裸晶片切单后,将数个裸晶片贴覆于接着胶层上实施完成,或可在裸晶片切单前的晶圆状态预先覆设实施完成。
4、按照权利要求1所述的一种无导线架的晶片封装方法,其特征在于:所述的覆设一层接着胶层步骤,为胶带材料的贴覆方式,或以树脂、矽胶材料的涂设方式实现,
5、按照权利要求4所述的一种无导线架的晶片封装方法,其特征在于:所述的涂设方式为网屏印刷法或点胶法或薄膜制程法或模型塑造法。
6、按照权利要求1所述的一种无导线架的晶片封装方法,其特征在于:所述的固定层覆设于接着胶层外面的步骤,是于该裸晶片切单状态各别实施完成,或可于数个裸晶片切单状态贴覆于接着胶层之后实施完成,或可在裸晶片切单前的晶圆状态覆设所述的接着胶层之后实施完成。
7、按照权利要求6所述的一种无导线架的晶片封装方法,其特征在于:所述的固定层覆设于接着胶层外面的步骤,为一树脂膜内面黏设有复数金属导线,再令该树脂膜黏着于接着胶层外面。
8、按照权利要求1所述的一种无导线架的晶片封装方法,其特征在于:所述的金属导电体的构成方式为植入锡球或注入锡膏方式实现。
9、按照权利要求1所述的一种无导线架的晶片封装方法,其特征在于:所述的(B)覆胶及(C)上片步骤后,分别经过烘烤程序。
CN 200410011362 2004-12-17 2004-12-17 无导线架的晶片封装方法 Pending CN1635618A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200410011362 CN1635618A (zh) 2004-12-17 2004-12-17 无导线架的晶片封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200410011362 CN1635618A (zh) 2004-12-17 2004-12-17 无导线架的晶片封装方法

Publications (1)

Publication Number Publication Date
CN1635618A true CN1635618A (zh) 2005-07-06

Family

ID=34845632

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200410011362 Pending CN1635618A (zh) 2004-12-17 2004-12-17 无导线架的晶片封装方法

Country Status (1)

Country Link
CN (1) CN1635618A (zh)

Similar Documents

Publication Publication Date Title
KR101037997B1 (ko) 반도체 다이 패키지와 반도체 다이 패키지용 기판 그리고 이들의 형성 방법, 및 리드 프레임 구조물의 제조 방법 및 처리 방법
US6642609B1 (en) Leadframe for a semiconductor device having leads with land electrodes
KR101254803B1 (ko) 반도체 장치의 제조 방법
CN1100346C (zh) 引线框和片式半导体封装制造方法
CN1490870A (zh) 引线框及其制造方法,以及用该引线框制造的半导体器件
CN1926682A (zh) 具有集成emi和rfi屏蔽的包覆成型半导体封装
US20050189627A1 (en) Method of surface mounting a semiconductor device
JP2000058711A (ja) Cspのbga構造を備えた半導体パッケージ
JP3332654B2 (ja) 半導体装置用基板、半導体装置および半導体装置の製造方法
US20110316130A1 (en) Thin semiconductor package and method for manufacturing same
US8748234B2 (en) Method for making circuit board
US20120068317A1 (en) Tsop with impedance control
US20040256707A1 (en) Semiconductor device and method of manufacturing the same
JP3893301B2 (ja) 半導体装置の製造方法および半導体モジュールの製造方法
KR19990068199A (ko) 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법
KR20050100994A (ko) 다열리드형 반도체 팩키지 제조 방법
JPH03250756A (ja) 半導体素子の外部リードの成型方法
CN1635618A (zh) 无导线架的晶片封装方法
US6512287B1 (en) Board frame, method for fabricating thereof and method for fabricating semiconductor apparatus
JPH0936155A (ja) 半導体装置の製造方法
CN1622303A (zh) 无导线架的晶片封装制程
TWI294680B (zh)
JP3212527B2 (ja) 光照射窓を有するbga型中空半導体パッケージ
CN1893005A (zh) 防止封装元件溢胶的方法
JP2018056358A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication