CN1601894A - 电流镜电路 - Google Patents

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Abstract

本发明提出了一种电流镜电路，进一步改善了输入电流和输出电流的一致性(比率)。该电流镜电路包括：基极共同相连的输入侧和输出侧双极型晶体管；输入侧MOS晶体管，其源极与输入侧双极型晶体管的集电极相连，其漏极和栅极与输入端子相连；输出侧MOS晶体管，其源极与输出侧双极型晶体管的集电极相连，其漏极与输出端子相连，并且其栅极与输入侧MOS晶体管的栅极相连；以及用于提供基极电流的MOS晶体管，其源极与输入侧和输出侧双极型晶体管的基极相连，并且其栅极与输入侧MOS晶体管的栅极相连。

Description

电流镜电路
技术领域
本发明涉及一种电流镜电路，更具体地，涉及一种电流镜电路，适合于利用允许将CMOS晶体管和双极型(BIP)晶体管安装在相同的半导体集成电路上的双CMOS工艺来构造的电流镜电路。
背景技术
利用双极型(BIP)工艺来构造电流镜电路已经广泛用于电子电路来实现各种功能，这是由于可以在较小的区域内高精度地获得以预定比率与输入电流成比例的输出电流。图5示出了电流镜电路的示例(例如，日本专利申请待审公开No.H06-112740)。在该电流镜电路101中，将输入电流I0输入到输入端子IN，而将输出电流I1和I2输出的两个输出端子OUT1和OUT2，所述电流镜电路由四个NPN型的BIP晶体管构成。具体地，对于其集电极与输入端子IN相连的输入侧BIP晶体管110、以及其集电极与两个输出端子OUT1和OUT2相连的输出侧BIP晶体管111和112，各自的发射极接地，并且基极共同相连。对于其集电极与电源VCC相连的、用于提供基极电流的BIP晶体管113，其发射极与输入侧和输出侧BIP晶体管110、111和112的基极相连，并且其基极与输入端子IN相连。在这种情况下，将输出侧BIP晶体管111和112的尺寸分别设置为与输入BIP晶体管110相比预定的比例因子，从而可以分别获得所需的输出电流I1和I2。在该电流镜电路101中，来自输入电流I0的电流分支变成了用于提供基极电流的BIP晶体管113的基极电流，并且当以发射极接地放大因子(hFE)对该基极电流进行放大时，电流变为了输入侧和输出侧BIP晶体管110、111和112的基极电流IB0、IB1和IB2的总电流IB。因此，针对输入侧和输出侧BIP晶体管110、111和112，来自输入电流I0的电流分支可以较小，这可以减小在输入电流I0和输出电流I1和I2的一致性(比率)上的误差。
图6示出了另一电流镜电路的示例(例如，日本专利待审公开No.H07-231229)。在电流镜电路102中，正如以上所提到的现有技术，输入侧和输出侧的BIP晶体管110、111和112的发射极均接地，并且其基极共同相连。在这种情况下，这些基极的每一个均与输出侧BIP晶体管111的集电极相连。输入侧和输出侧BIP晶体管114、115和116的发射极分别与BIP晶体管110、111和112的集电极相连，并且其集电极分别与输入端子IN和输出端子OUT1和OUT2相连，并且基极共同相连，并且还与输入端子IN相连。该电流镜电路102可以将BIP晶体管110、111和112的集电极固定到大致相同的电位(即，这些电位中的基极电位)。可以控制BIP晶体管110、111和112对集电极电位的相关性的影响，即厄雷效应(early effect)的影响，这能够减小在输入电流I0和输出电流I1和I2的一致性(比率)上的误差。
发明内容
以上所提到的电流镜电路可以相当大地减小在输入端子IN的输入电流I0和输出端子OUT1和OUT2的输出电流I1和I2的一致性(比率)上的误差。然而，对于电流镜电路，需要进一步改善一致性(比率)，具体地，进一步减小针对基极电流，从输入电流中分支的电流，并且需要抑制厄雷效应的影响。
考虑到前述方面，本发明的目的是提出一种电流镜电路，进一步减小了针对基极电流从输入电流中分支的电流，并且抑制了厄雷效应的影响，从而进一步改善了输入电流和输出电流的一致性(比率)。
为了解决上述问题，根据本发明的电流镜电路是一种用于将输入电流输入到输入端子并且将输出电流输出到输出端子的电流镜电路，包括：基极共同相连的输入侧和输出侧双极型晶体管；输入侧MOS晶体管，其源极与输入侧双极型晶体管的集电极相连，其漏极和栅极与输入端子相连；输出侧MOS晶体管，其源极与输出侧双极型晶体管的集电极相连，其漏极与输出端子相连，并且其栅极设置为与输入侧MOS晶体管的栅极实质上相同的电位；以及用于提供基极电流的MOS晶体管，其源极与输入侧和输出侧双极型晶体管的基极相连，并且其栅极与输入侧MOS晶体管的栅极相连。
根据本发明的具有其中组合了MOS晶体管和BIP晶体管的电路结构的电流镜电路可以消除从输入电流中分支到输入侧和输出侧双极型晶体管的基极的电流，并且抑制了在输入侧和输出侧双极型晶体管处的厄雷效应的影响，因此，可以进一步减小在输入电流和输出电流的一致性(比率)上的误差。
附图说明
图1是示出了根据本发明实施例的电流镜电路的电路图。
图2是图1所示的上述电路图的修改电路图；
图3是根据本发明的另一实施例的电流镜电路的电路图；
图4是根据本发明的另一实施例的电流镜电路的电路图；
图5是根据现有技术的电流镜电路的电路图；
图6是根据现有技术的另一电流镜电路的电路图。
具体实施方式
现在将参考附图来描述本发明的优选实施例。图1是根据本发明实施例的电流镜电路的电路图。该电流镜电路1用于将输入电流I0输入到输入端子IN，并且将输出电流I1和I2输出到两个输出端子OUT1和OUT2，并且包括四个N型MOS晶体管和三个NPN型双极型(BIP)晶体管。具体地，输入侧和两个输出侧BIP晶体管20、21和22的基极共同相连，并且其发射极均接地。输入侧MOS晶体管10的源极与输入侧BIP晶体管20的集电极相连，并且其漏极和栅极与输入端子IN相连。两个输出侧MOS晶体管11和12的源极与输出侧BIP晶体管21和22的各自的集电极相连，并且其漏极分别与输出端子OUT1和OUT2相连，并且其栅极与输入侧MOS晶体管10的栅极相连。因此，两个输出侧MOS晶体管11和12的栅极具有实质上与输入侧MOS晶体管10的栅极相同的电位。用于提供基极电流17的MOS晶体管17的源极与输入侧和输出侧双极型晶体管20、21和22的基极相连，其栅极与输入侧MOS晶体管10的栅极相连，并且其漏极与电源VCC相连。在这种情况下，将输出侧晶体管21和22的尺寸分别设置为输入侧BIP晶体管20的N1倍和N2倍(N1和N2是正实数)，从而输出晶体管OUT1和OUT2的输出电流I1和I2分别变为了输入端子IN的输入电流I0的大约N1倍和N2倍。仅当可以提供输入侧和输出侧BIP晶体管20、21和22的基极电流I80、IB1和IB2的总电流IB时，用于提供基极电流的MOS晶体管17的漏极不必直接与电源VCC相连。
在该电流镜电路1中，输入侧和输出侧BIP晶体管20、21和22的基极具有比地电位高出基极和发射极之间的正向偏置电压(Vf)的量的一电位。并且用于提供基极电流的MOS晶体管17的栅极具有比输入侧和输出侧BIP晶体管20、21和22的基极的电位高出与流经漏极的电流IB相对应的电压量的一电位。于是，将输入侧BIP晶体管20的集电极固定到低于输入侧MOS晶体管10的栅极的电位，即，按照与流经输入侧MOS晶体管10的漏极的电流I0相对应的电压量低于用于提供基极电流的晶体管17的栅极的电位。将输出侧BIP晶体管21的集电极固定到低于输出侧MOS晶体管11的栅极的电位，即，按照与流经输出侧MOS晶体管11的漏极的电流I1的相对应的电压量低于用于提供基极电流的MOS晶体管17的栅极的电位。按照相同的方式，将输出侧BIP晶体管22的集电极固定到一电位，该电位按照与流经输出侧MOS晶体管12的漏极的电流I2相对应的电压量低于用于提供基极电流的MOS晶体管17的栅极的电位。
这里，重要的是，可以通过将输出侧MOS晶体管11和12的尺寸分别设置为输出侧MOS晶体管10的N1倍和N2倍，可以将输出侧BIP晶体管21和22的集电极设置为大致等于输入侧BIP晶体管20的集电极的电位。由此，可以防止由于厄雷效应所引起的输入侧和输出侧BIP晶体管20、21和22之间的特性偏差，结果，可以进一步改善输入电流I0和输出电流I1和I2的一致性(比率)。此外，通过对用于提供基极电流的MOS晶体管17和输入侧MOS晶体管10的尺寸比与流经用于提供基极电流的MOS晶体管17的漏极的电流IB和流经输入侧MOS晶体管10的漏极的电流I0的比值进行匹配，可以将输入侧BIP晶体管20的集电极电位(即，输出侧BIP晶体管21和22的集电极电位)设置为大致与输入侧和输出侧BIP晶体管20、21和22的基极电位相同。由此，可以抑制厄雷效应自身的产生。对一致性(比率)几乎没有影响的这些MOS晶体管10、11、12和17的绝对尺寸可以设置为相对较小。
现在将进一步描述用于提供基极电流的MOS晶体管17的功能。仅从流经用于提供基极电流的MOS晶体管17的电流IB中分别提供输入侧和输出侧BIP晶体管20、21和22的基极电流IB0、IB1和IB2。换句话说，未从输入电流I0中分支任何电流，并且变为基极电流IB0、IB1和IB2的一部分。因此，输入电流I0精确地变为了流经输入侧BIP晶体管20的电流，结果，输出电流I1和I2非常精确地变为了输入电流I0的N1倍和N2倍。
还可以通过设置与输出侧BIP晶体管21和22并联的额外BIP晶体管来增加输出端子，或者如果不需要，则可以省略输出侧BIP晶体管22(和输出侧MOS晶体管12)，并且可以仅使用一个输出端子。
不必说，可以将电阻器30、31和32插入分别插入在BIP晶体管20、21和22与地电位之间，如图2的电流镜电路2所示，从而使在输入侧和输出侧BIP晶体管20、21和22之间的特性分散的影响最小。
图3示出了当将电流镜电路1修改为支持高频的电路时的情况。该电流镜电路3具有另一第二输入端子IN2，并且包括N型第二输入侧MOS晶体管16，其漏极和栅极与该第二输入端子IN2相连；以及NPN型的第二输入侧BIP晶体管26，其集电极和基极与该第二输入侧MOS晶体管16的源极相连，并且其发射极接地，与上述电流镜电路1的构成元件分立设置。输出MOS晶体管11和12的栅极不与输入侧MOS晶体管10的栅极相连，但是与第二输入侧MOS晶体管16的栅极相连。将第二输入侧MOS晶体管16和第二输入侧BIP晶体管26的尺寸分别设置为大致与输入侧MOS晶体管10和输入侧BIP晶体管20的尺寸相同，并且通过使与输入端子IN的电流相同的输入电流I0流到第二输入端子IN2，可以将第二输入侧MOS晶体管16的栅极和输入侧MOS晶体管10的栅极设置为实质上相同的电位。如果将高频信号叠加到输出端子OUT1和OUT2上，该电流镜电路3阻止将该高频信号反馈到输入端子IN的输入电流上，即使影响了第二输入端子IN2的输入电流，这可以防止诸如振荡等问题的出现。
可以由双CMOS工艺来制造电流镜电路1、2和3，其中，可以将CMOS和BIP安装在相同的半导体集成电路上。
以上描述了在输入电流和输出电流流入地电位的情况下的电流镜电路，但是还可以按照相同的方式来构造输入电流和输出电流流出电源(VCC)的情况下的电流电路。图4所示的电流镜电路4对应于上述电流镜电路1，但是利用与电源(VCC)相连的PNP型BIP晶体管来替代在电流镜电路1中与地电位相连的NPN型BIP晶体管，并且利用P型的MOS晶体管来替代N型的MOS晶体管。按照该方式，在输入电流和输出电流流出电流源(VCC)的情况下，可以进一步减小在输入电流和输出电流的一致性(比率)上的误差。
本发明并不局限于上述实施例，而是可以在所附权利要求所定义的范围内，按照各种方式对其设计进行修改。

Claims (4)

1.一种用于将输入电流输入到输入端子并且将输出电流输出到输出端子的电流镜电路，包括：
基极共同相连的输入侧和输出侧双极型晶体管；
输入侧MOS晶体管，其源极与输入侧双极型晶体管的集电极相连，其漏极和栅极与输入端子相连；
输出侧MOS晶体管，其源极与输出侧双极型晶体管的集电极相连，其漏极与输出端子相连，并且其栅极被设置为与输入侧MOS晶体管的栅极实质上相同的电位；以及
用于提供基极电流的MOS晶体管，其源极与输入侧和输出侧双极型晶体管的基极相连，并且其栅极与输入侧MOS晶体管的栅极相连。
2.根据权利要求1所述的电流镜电路，其特征在于：输出侧MOS晶体管的栅极与输入侧MOS晶体管的栅极相连，以致两个栅极具有实质上相同的电位。
3.根据权利要求1所述的电流镜电路，其特征在于：输入侧MOS晶体管和输出侧MOS晶体管的尺寸比与输入侧双极型晶体管和输出侧双极型晶体管的尺寸比相匹配。
4.根据权利要求3所述的电流镜电路，其特征在于：用于提供基极电流的MOS晶体管和输入侧MOS晶体管的尺寸比与流经用于提供基极电流的MOS晶体管的漏极的电流和流经输入侧MOS晶体管的漏极的电流的比值相匹配。
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