CN1577312A - 非易失性存储器并行处理器 - Google Patents

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CN1577312A CNA2004100457475A CN200410045747A CN1577312A CN 1577312 A CN1577312 A CN 1577312A CN A2004100457475 A CNA2004100457475 A CN A2004100457475A CN 200410045747 A CN200410045747 A CN 200410045747A CN 1577312 A CN1577312 A CN 1577312A
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Abstract

本发明包括并行处理器。并行处理器包括多个非易失性存储单元[110、112、114、116]。并行处理器还包括多个处理器元件[120、122、124、126]。至少一个非易失性存储单元[110、112、114、116]和每个处理器元件[120、122、124、126]相对应。每个处理器元件[120、122、124、126]从至少一个对应的非易失性存储单元[110、112、114、116]中存取数据。处理器元件[120、122、124、126]对数据进行处理。非易失性存储单元[110、112、114、116]可包括磁存储单元[200]。

Description

非易失性存储器并行处理器
技术领域
本发明主要涉及到电子存储器。更特别地，本发明涉及到一种非易失性存储器并行处理器。
背景技术
计算机系统变得越来越复杂，允许用户以更快的速度执行不断增加的各种计算任务。结果，要求计算机系统以更大的速率进行复杂的计算。
并行处理是其中多个操作或计算并行进行的方法。即操作同时进行，而非顺序进行。同时操作的结果可在各个操作完成后结合起来。最终结果是整个计算可以以更大的速度进行。
并行处理对于接收或生成大量输入或输出并提供输入和输出处理的应用尤其有用。例如，图像的接收或生成可得益于并行处理。图像处理可能包括对许多图像元素(例如，像素)进行的操作。
目前，并行处理计算系统一般都是易失性的。即，通常如果计算机系统断电，并行处理计算系统不能工作。在一些应用中，这降低了计算系统的效率。能够在断电时保持并行处理数据是有利的，以便很容易重新启动处理。
具有一种非易失性并行处理方法是所需要的。希望这种并行处理能够用于图像处理。此外，希望并行处理系统容易集成。
发明内容
本发明包括一种并行处理装置和方法。该装置和方法能够用于图像处理。此外，并行处理装置能够高效率集成。
本发明的实施例包括并行处理器。并行处理器包括多个非易失性存储单元。并行处理器还包括多个处理器元件。至少一个非易失性存储单元与每个处理器元件对应。每个处理器元件从至少一个相对应的非易失性存储单元存取数据。处理器元件对数据进行处理。非易失性存储单元可包括磁存储器。
从下列结合附图的详细描述和对发明原理的举例说明中，本发明的另一方面和优势将更清楚。
附图说明
图1表示本发明的一个实施例。
图2表示根据本发明的实施例的磁存储单元。
图3表示根据本发明的实施例的MRAM单元和处理器元件。
图4表示根据本发明的实施例的MRAM单元、处理器元件和DRAM单元。
图5表示根据本发明的实施例的一个集成MRAM单元和DRAM单元的电路示意图。
图6表示根据本发明的实施例的一个集成MRAM单元和DRAM单元的结构。
图7表示根据本发明的另一个实施例的多个MRAM单元、多个处理器元件、多个DRAM单元和主处理器。
图8表示根据本发明的另一个实施例的图像传感器、多个MRAM单元、多个DRAM单元、多个处理器元件和主处理器的阵列。
图8A、8B和8C更详细地表示图像传感器、DRAM单元和处理器元件的阵列。
图9表示根据本发明的另一个实施例的光发射器、多个MRAM单元、多个DRAM单元、多个处理器元件和主处理器的阵列。
图10表示根据本发明的一个实施例的MRAM和光发射器的电路示意图。
图11表示包括根据本发明的实施例的MRAM结构和光发射器的衬底。
图12是包括根据本发明的实施例的操作步骤的流程图。
具体实施方式
如示例性的附图所示，本发明具体体现在用多个处理器元件并行处理存储在MRAM单元中的数据的装置和方法。并行处理装置可高效率集成。
图1表示本发明的一个实施例。更具体地，图1的实施例包括并行处理器。并行处理器包括多个非易失性存储单元110、112、114、116。此外，并行处理器包括多个处理器元件120、122、124、126。如图1所示，至少一个非易失性存储单元110、112、114、116和处理器元件120、122、124、126中的每一个相对应。每一个处理器元件120、122、124、126从至少一个对应的非易失性存储单元110、112、114、116中存取数据。处理器元件120、122、124、126可处理已存储在非易失性存储单元110、112、114、116中的数据。
在图1中包括了控制和数据线140、141、142、143，从而说明在一些实施例中，处理器元件120、122、124、126可以从更多的非易失性存储单元110、112、114、116中存取数据，而不只是从对应的非易失性存储单元110、112、114、116中存取数据。
当并行处理器断电时，存储在非易失性存储单元110、112、114、116中的数据被保持。因而，恢复供电后，实现图1的并行处理器的系统能很快恢复。此外，一些类型的非易失性存储器，如磁存储器，可提供快速存取时间，这可以提高系统性能。
正如将要描述的，非易失性存储单元110、112、114、116可以和处理器元件120、122、124、126集成在一起。如将要描述的，非易失性存储单元110、112、114、116可以是磁存储单元。实施例包括毗邻衬底形成的每个磁存储单元110、112、114、116，和在毗邻磁存储单元的衬底中形成对应的处理器元件120、122、124、126。
如将要描述的，实施例包括与对应的至少一个动态随机存取存储器(DRAM)单元对接的各个非易失性存储单元。本实施例能够提供性能优点，因为非易失性存储器和DRAM各自都提供性能优势。通过将两种存储器结合起来，可以利用各自所提供的性能优点。
图1的实施例包括主处理器130。主处理器可将来自每个处理器元件120、122、124、126的处理过的数据结合起来。该配置比单个处理器配置有优势，因为每个处理器元件120、122、124、126可并行处理数据。另一种结构不包括主处理器130，但是包括用于提供主处理器功能的处理器元件120、122、124、126中的至少一个。此外，提供主处理器功能的处理器元件120、122、124、126可以随时间变化。
图2表示根据本发明实施例的磁存储单元(MRAM)200。MRAM存储单元200包括感应层220、介电区230和参考层210。感应层220内的磁化取向不固定，可以假定为如箭头M1所示的两个稳定取向。参考层210(也称为钉扎(pinned)磁区域)具有如箭头M2所示的固定磁化取向。介电区230通常提供在感应层220和参考层210之间的电绝缘。
如前所述，感应层220的磁化取向可假定为两个稳定取向。这两个取向，平行或反平行于参考层210的磁化取向，决定MRAM存储单元200的逻辑状态。
MRAM存储单元200的磁化取向通过控制流过字线和位线的电流并因此由电流所感应的相应磁场来设置(写入)。因为字线和位线联合操作改变所选择的存储单元的磁化取向(即，写入存储单元)，因此字线和位线可统称为写入线。此外，写入线也可用来读存储在存储单元中的逻辑值。
在对MRAM存储单元的写入操作期间，感应层220的磁化取向根据施加到位线(BL)和字线(WL)的电流决定。施加到位线和字线的电流根据流经位线和字线的电流方向以及由此的流经位线和字线的电流产生的感应的磁场方向设置感应层的磁化取向。
通过感应整个MRAM存储单元的电阻来读取MRAM存储单元200。电阻通过字线和位线被感应。
参考层210和感应层220可由铁磁材料构成。
如果MTJ存储单元的感应层220和参考层210的磁化处于同一方向，则MTJ存储单元的取向可称为“平行”。如果MTJ存储单元的感应层220和参考层210的磁化处于在相反方向，则MTJ存储单元的取向可称为“反平行”。这两种取向-平行和反平行可分别对应于MTJ存储单元的低阻或高阻状态。
介电区230允许在参考层210和感应层220之间产生量子力学隧道效应。隧道效应与电子自旋有关，使MTJ存储单元的电阻成为参考层210和感应层220的磁化方向的相对取向的函数。MTJ存储单元的电阻状态可被感应，从而决定参考层210和感应层220的磁化取向。
如果MTJ存储单元的磁化取向是平行的，则MTJ存储单元的电阻是第一值(R)；如果磁化取向是反平行的，MTJ存储单元的电阻是第二值(R+delta)。但是，本发明不限于这两层的磁化取向，或不只限于这两层。
介电区230可由氧化铝、二氧化硅、氧化钽、氮化硅、氮化铝或氧化镁构成。但是，其它电介质和某些半导体材料也可用于介电区230。介电区230的厚度可从约0.5纳米到约3纳米。但是，本发明不限于此范围。
感应层220可由铁磁材料构成。参考层210可作为由合成铁氧磁材料(SF)-也称为人造反铁磁体加以实现。
非易失性存储单元可包括其它类型的存储器，包括铁电FeRAM和闪存器。这些其它非易失性类型的存储器在数字电子技术领域是众所周知的。
图3表示根据本发明的实施例的MRAM单元200和处理器元件340。图3所示的MRAM单元200在衬底350上形成。衬底350可包括对应的处理器元件340。
如将要描述的，图3所示的结构是所希望的，因为MRAM单元200不包括任何晶体管元件。因此，MRAM单元可在集成电路的导体加工过程期间形成。即，衬底350内的半导体一般包括在衬底350上形成的导线。MRAM单元具备在导线形成过程期间所形成的优势。这使生产容易进行，并且允许MRAM单元200紧随对应的处理器元件340之后形成。
结构上，可在处理器元件阵列上形成MRAM单元阵列。物理上，每个MRAM单元可在对应的处理器元件上形成。这提供存储器阵列和并行处理器的空间高效的实现。
图4表示根据本发明的实施例的MRAM单元200、处理器元件340和DRAM单元460。图3中所示的MRAM单元200在衬底350和DRAM单元460上形成。
图4的MRAM/DRAM存储单元结构允许DRAM单元460和MRAM单元200两个单元同时被写入和读取。单一字线既可连接到MRAM单元200又可连接到DRAM单元460。
共享MRAM/DRAM存储单元为MRAM和DRAM存储单元在同一衬底上的集成作准备。如后面所示，集成存储单元考虑到了集成存储单元阵列的形成，在集成存储单元阵列中，可以容易地将大量数据从MRAM单元传递到DRAM单元，和/或从DRAM单元传递到MRAM单元。
图5表示根据本发明的实施例的集成MRAM单元和DRAM单元的电路示意图。该实施例包括共享DRAM/MRAM存储单元500，它包括第一存储单元510，和对接到第一存储单元510的非易失性存储单元520。
第一存单元510可以包括DRAM存储单元。图5中所示的DRAM存储单元包括DRAM控制晶体管QD和存储电容器CD。电荷都存储在存储电容器CD中，并通过字线WL和位线DBL从存储电容器被读出。
非易失性存储单元520可以包括MRAM存储单元。图5中所示的MRAM存储单元包括MRAM控制晶体管QM和磁阻隧道结(MTJ)存储单元。MRAM存储单元520的磁化状态由流过位线MBL和写字线MWL的电流产生的磁场设置。通过读出线MSL和位线MBL感应MTJ存储单元的电阻，而感应MRAM单元520的磁状态。如前所述，MTJ存储单元的磁化取向确定横跨MTJ存储单元的电阻。
图6表示根据本发明的实施例的共享MRAM/DRAM存储单元。图6是图4和图5的MRAM/DRAM存储单元的物理实现的实施例。
该实施例可在硅衬底600上制造。衬底600中的扩散区可用来形成MRAM控制晶体管QM和DRAM控制晶体管QD的漏(D)和源(S)。
在衬底600中形成的沟道可用导电材料和介质材料填充，以形成DRAM电容器CD。
第一金属化层可用于形成到MRAM控制晶体管的源(S)、MRAM控制晶体管的栅(G)、DRAM控制晶体管的漏(D)、DRAM控制晶体管的栅(G)以及DRAM电容器的导电接触。MRAM控制晶体管的源可连接到地(GND)。MRAM控制晶体管的栅(G)可连接到字线(WL)。DRAM控制晶体管的漏(D)可连接到DRAM的位线DBL。DRAM控制晶体管的源(S)可连接到DRAM电容器CD的第一端子。该连接可以通过形成DRAM控制晶体管的源(S)接近DRAM电容器CD的第一端子以致使源(S)和第一端子电连接而形成。DRAM电容器的第二端子可连接到地(GND)。
第二金属化层可用于形成到MRAM存储单元的磁隧道结(MTJ)存储单元的导电接触。导电接触可连接到MRAM的位线MBL。
第三金属化层也可用于形成到MRAM存储单元的磁隧道结器件的导电接触。导电接触可连接到MRAM读出线MSL。
第四金属化层可用于形成MRAM写入字线MWL。
金属化层可由钽、铜或铝形成。
图7表示根据本发明的另一个实施例的多个MRAM单元711-714、多个处理器元件721-724以及主处理器760。如图7中所示，多个处理器元件721-724被连接到主处理器760。
主处理器760可从每一个处理器元件接收处理过的数据。然后主处理器760可将来自每一个处理器元件的数据结合起来，并且必要时对结合的数据提供附加处理。
图8表示根据本发明的另一个实施例的图像传感器801-804、多个MRAM单元811-814、多个DRAM单元831-834、多个处理器元件821-824、以及主处理器860的阵列。
图像传感器801-804可以包括非晶硅二极管、薄膜光学传感器，以及有源像素传感器。图像传感器可在MRAM单元上制造。图像传感器被电连接到MRAM单元。
每个图像传感器接收图像，并产生一个和所接收图像的强度成比例的电压。局部处理器元件创建所产生电压的数字表示，存储在对应MRAM单元中。
每一个处理器元件821-824可对图像传感器801-804接收的图像进行图像处理。处理可以并行进行，然后在主处理器860求和。DRAM单元831-834可用于优化处理。
图8A、8B和8C更详细地表示了图像传感器、DRAM单元和处理器元件的阵列。
图8A表示传感器像素850阵列内的相邻传感器像素X、Y和Z阵列的顶视图。
图8B表示相邻传感器像素X、Y和Z、对应MRAM单元X、Y和Z和对应的局部处理器元件X、Y和Z的横截面。传感器像素可以是薄膜传感器阵列。MRAM单元可以是MRAM阵列的一部分。如图8C所示，传感器像素可以接收光。
图8C表示单个传感器像素的框图，它包括传感器(可包括光敏二极管891和感应电容器892)、局部处理元件893和非易失性MRAM单元894。局部处理元件893和非易失性MRAM单元可包括双路接口。局部处理元件893可包括到主处理器的接口，主处理器包括数据(DOUT)和控制(CONTROL)。
图9表示根据本发明的另一个实施例的光发射器901-904、多个MRAM单元911-914、多个DRAM单元931-934、多个处理器元件921-924以及主处理器的阵列。
如将要描述地，MRAM单元可用于存储一个值，该值可调节地设定从每个光发射器发射的光的强度。
如前所述，处理器元件921-924可以并行执行图像处理，提供比非并行处理系统更有效的处理。
图10表示根据本发明的实施例的MRAM和光发射器的电路示意图。该实施例包括发射光的二极管(LED)1010。从LED1010发射的光量可以依赖于流经LED1010的偏置电流。
LED1010所发射光的强度可由磁隧道结1020的电阻控制。如前所述，磁隧道结1020的电阻依赖于磁隧道结1020的状态。因此，磁隧道结1020的状态控制从LED1010发射的光的强度。磁隧道结1020的状态通过施加磁场Happ来确定。
图10中所示的实施例还包括偏置晶体管1030和偏置控制器1040。偏置控制器1040可以如此构造，以使流经LED1010的偏置电流依赖于磁隧道结1020的电阻，并由此依赖于磁隧道结1020的状态。
图10的实施例只是一个电路实例，其中，光源的强度根据磁隧道结的状态来调制。提供根据磁隧道结的电阻调制光源的许多其它可能的电路也是可能的。
另一实施例包括作为激光二极管的发光源，如垂直谐振腔表面发射激光器(VCSEL)。本发明也可使用其它调制光源。
图11表示包括根据本发明的MRAM结构和光发射器的衬底。衬底包括控制晶体管1120、磁隧道结1130和可控光发射器件1140。
控制晶体管1120、磁隧道结1130和可控光发射器件1140可通过导线1152、1154、1156电连接。
控制晶体管1120可在衬底1110中形成，并且包括源1112、漏1114和多晶硅栅1116。可在控制晶体管1120上形成磁隧道结1130。控制晶体管1120可电连接到光发射器件1140。
可使用标准半导体加工步骤形成控制晶体管1120。
光发射器件1140可包括PIN二极管，它包括p-接触1142、p-GaAs层1143、p-AlGaAs层1144、i-GaAs层1145、n-AlGaAs层1446和n-接触1147。
可使用标准半导体加工步骤形成光发射器件1140。
可使用标准半导体加工步骤形成导线1152、1154、1156。可使用类似的半导体加工步骤形成MTJ1130的导电层。
图11的实施例提供一个集成MTJ1130和光发射器件1140，它可以提供选择性梳状滤波。如前所述，滤波取决于MT11130的材料和物理特性。
图12是包括根据本发明的实施例的操作步骤的流程图。这些操作步骤提供一种并行处理方法。
第一步操作1210包括将数据存储在多个非易失性存储单元中。
第二步操作1220包括用多个处理器元件处理数据，至少一个非易失性存储单元和每个处理器元件相对应，每个处理器元件从至少一个对应的非易失性存储单元中存取数据并对数据进行处理。
虽然描述并图解说明了本发明的特定实施例，但是本发明不限于所描述和图示的特定形式或布置。本发明只受限于附加的权利要求。

Claims (10)

1.一种并行处理器，包括：
多个非易失性存储单元[110、112、114、116]；
多个处理器元件[120、122、124、126]，至少一个非易失性存储单元[110、112、114、116]和每个处理器元件[120、122、124、126]相对应，每个处理器元件[120、122、124、126]从至少一个对应的非易失性存储单元[110、112、114、116]中存取数据并对数据进行处理。
2.如权利要求1所述的并行处理器，其中，非易失性存储单元[110、112、114、116]包括磁存储单元[200]。
3.如权利要求1所述的并行处理器，其中，每个处理器元件[120、122、124、126]可以存取多个非易失性存储单元[110、112、114、116]。
4.如权利要求2所述的并行处理器，其中，每个非易失性存储单元[110、112、114、116]与对应的至少一个动态随机存取存储器(DRAM)单元[460]对接。
5.如权利要求2所述的并行处理器，其中，每个磁存储单元[200]毗邻衬底[350]形成，并且在毗邻磁存储单元[200]的衬底[350]中形成对应的处理器元件[340]。
6.如权利要求4所述的并行处理器，其中，每个磁存储单元[200]毗邻衬底[350]形成，并且在毗邻磁存储单元[200]的衬底[350]中形成对应的处理器元件[340]和DRAM单元[460]。
7.如权利要求1所述的并行处理器，进一步包括：
主处理器[760]，用于从多个处理器元件[721、722、723、724]接收处理过的数据。
8.如权利要求7所述的并行处理器，其中，主处理器[760]对数据进行附加处理。
9.如权利要求1所述的并行处理器，进一步包括：
图像传感器阵列，图像传感器和磁存储单元[110、112、114、116]中的每一个相对应。
10.如权利要求9所述的并行处理器，其中，每个图像传感器接收能够被存储在对应的非易失性存储元件中的图像数据。
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