CN1551082A - 显示器件、其驱动方法、以及使用其的电子器具 - Google Patents

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Abstract

本发明的目的是提供一种显示器件，该显示器件即使采用花费在写入和读出存储器的时间几乎没有差别的驱动方法，帧频率也不会降低。本发明通过提供一种显示器件来实现上述目的，该显示器件在每个写入信号的周期决定两个存储器的角色，且通过写入开始信号和水平同步信号来决定读取的开始，这样，可以实现读取器和写入器的同步化。本发明并且提供使用上述显示器件的电子器具。

Description

显示器件、其驱动方法、以及使用其的电子器具
技术领域
本法明涉及一种显示器件以及该显示器件的驱动方法，且特别涉及使用发光元件并包括存储器的控制电路的显示器件。该存储器的控制电路控制例如SRAM(同步动态随机存储，Static Random Access Memory)那样的存储器的写入和读出。
背景技术
以下说明一显示器件，其在每一像素中安排发光元件，且凭借控制发光元件的发射而显示图像。
虽然本说明书将说明的是一种具有当电场产生时，夹在阳极和阴极间的有机化合物层发光的结构的元件(EL元件)，但是，本发明并不限于此种构造。
再者，在整个说明书中，为说明而使用的发光元件包括两种发光元件，一种是利用从单激态返回至基态时所发出的光(荧光)的发光元件，另一种是从三激态返回基态所发出的光(磷光)的发光元件。
有机化合物层例如可以包括：空穴注入层/空穴传送层/发光层/电子传送层/电子注入层等。发光元件的基本构造为阳极/发光层/阴极依序的叠层。此基本构造可修改为阳极/空穴注入层/发光层/电子注入层/阴极依序的叠层，或阳极/空穴注入层/空穴传送层/发光层/电子传送层/电子注入层/阴极依序的叠层。
显示器件乃由显示器和输入信号给显示器的周边电路构成。
显示器的构造如图8的方块图所示。
在图8中，显示器2000包括由移位寄存器2110、LAT(A)2111、LAT(B)2112构成的源信号线驱动电路2107；栅信号线驱动电路2108；以及像素部分2109。并且还包括将数据输入到源信号线驱动电路2107和栅信号线驱动电路2108的显示器控制器2002。像素部分包括布置成矩阵形的像素。另外，信号控制电路2001由存储器控制器2003、CPU 2004、存储器A 2005、存储器B 2006构成。
薄膜晶体管(以下称为TFT)安排在每一个像素中。以下说明在每一像素中安排两个TFT，且控制从每一个像素的发光元件的发光方法。
图9示出了显示器件的像素部分的结构。
源信号线S1至Sx、栅信号线G1至Gy、和电源线V1至Vx安排在一个像素部分2700中，x列和y行(其中x和y为自然数)的像素亦设置在像素部分中。每一像素2705包括开关TFT 2701、驱动TFT 2702、储存电容器2703、和发光元件2704。
像素乃由源信号线S1至Sx中的一个源信号线S、栅信号线G1至Gy中的一个栅信号线G、电源线V1至Vx中的一个电源线V、开关TFT 2701、驱动TFT 2702、储存电容器2703、和发光元件2704所构成。
开关TFT 2701的栅电极连接至栅信号线G，开关TFT 2701的源区和漏区中的一方连接至源信号线S，而另一方则连接至驱动TFT 2702的栅电极或连接至储存电容器2703的其中的一个电极。驱动TFT 2702的源区或漏区中的一方连接至电源线V，而另一方则连接至发光元件2704的阳极或阴极。储存电容器2703的两个电极中，没有和驱动TFT 2702以及开关TFT 2701连接的电极，和电源线V连接。
在本说明书中，在驱动TFT 2702的源区或漏区连接至发光元件2704的阳极的情形中，发光元件2704的阳极被当成像素电极，发光元件2704的阴极被当成相对电极。另一方面，当驱动TFT 2702的源区或漏区连接至发光元件2704的阴极时，发光元件2704的阴极被当成像素电极，发光元件2704的阳极则被当成相对电极。
再者，授予电源线V的电位视为电源电位，授予相对电极的电位视为相对电位。
开关TFT 2701和驱动TFT 2702可以是p通道TFT，也可以是n通道TFT。但是，当发光元件2704的像素电极为阳极时，最好是驱动TFT 2702为p通道TFT，开关TFT 2701为n通道TFT。反之，当像素电极为阴极时，最好是驱动TFT 2702为n通道TFT，开关TFT 2701为p通道TFT。
以下说明在上述结构的像素中，显示图像时的操作。
信号被输入至栅信号线G，开关TFT 2701的栅电极的电位起变化，而后栅电压改变。通过该步骤，经由已被设置成导通状态的开关TFT 2701源和漏极，从源信号线S信号输入至驱动TFT 2702的栅电极。而且，此信号被储存在储存电容器2703中。驱动TFT 2702的栅电压依照输入至驱动TFT 2702的栅电极的信号而改变，其源和漏之间成为导通状态。电源线V的电位经由驱动TFT 2702提供至发光元件2704的像素电极。至此，发光元件2704发光。
以下说明具有此结构的像素显示分级的方法。分级显示法可粗分为模拟法和数字法。相较于模拟法，数字法具有的优点为在TFT的不均匀上是良好的。因此，与此专注于数字方式的分级显示法。可以提供时间分级法作为数字分级显示法。以下详细说明时间分级方式的驱动方法。
时间分级方式的驱动方法是借助控制显示器件的每一个像素的发光周期而显示分级的方法。如果将用于显示一个图像的周期视为一个帧周期，则—帧周期而后可被分成多个副帧周期。
通过在每一个副帧周期中执行点灯或非点灯，亦即，使每一个像素的发光元件发光或不发光，来控制发光元件在一个帧周期中发光的期间，因此可显示每一个像素的分级。
以下使用图10A和图10B的时间图(timing chart)来详细说明时间分级方式的驱动方法。在图10A和图10B中示出使用4位(bit)的数字图像信号的显示分级的例子。另外，至于像素部分的结构和像素的结构可以参照图9。在此，依照外部电源(没有图示出)，相对电位可在与电源线V1至Vx的电位(电源电位)相同等级的电位，以及电源线V1至Vx的电位差异在足以使发光元件2704发光的等级的电位之间更换。
一个帧周期F分成多个副帧周期SF1至SF4。在第一个副帧周期SF1中，首先栅信号线G1被选择，数字图像信号从源信号线S1至Sx输入至具有开关TFT 2701的每一个像素，而且栅电极连接至栅信号线G1。借助所输入的数字图像信号，每一个像素的驱动TFT 2702变成ON状态或OFF状态。
在本说明书中，所谓TFT的ON状态意指依照栅电压，源和漏之间呈导通的状态。再者，所谓TFT的OFF状态意指依照栅电压，源和漏之间呈非导通的状态。
这种情况下，发光元件2704的相对电位设定成几乎等于电源线V1至Vx的电位(电源电位)，且因此，发光元件2704即使在处于ON状态下的驱动TFT 2702的像素中也不发光。对于所有栅信号线G1至Gy重覆上述操作，写入周期Ta1结束。另外，在第一个副帧周期SF1的写入周期被称为Ta1。一般而言，第j个副帧周期(j为自然数)的写入周期被称为Taj。
当写入周期Ta1完成时，相对电位改变，使得与电源电位之间具有使发光元件2704发光程度的电位差。而后显示周期Ts1开始。另外，第一个副帧周期SF1的显示周期称为Ts1。一般而言，第j个副帧周期(j为自然数)的显示周期称为Tsj。每一个像素的发光元件2704在显示周期Ts1中对应于输入进来的信号而转变成发光状态或不发光状态。
所有副帧周期SF1至SF4重覆上述操作，因此完成一个帧周期F1。在此，适当地设定副帧周期SF1至SF4的显示周期Ts1至Ts4的长度，而每一个帧周期的分级乃以发光元件2704发光的副帧周期的显示周期的累积而显示。换言之，用在一个帧周期内的点灯时间总量来显示分级。
以下说明通过输入n位的数字视频信号来显示2n分级的方法。这种情况中，一个帧周期分成n个副帧周期SF1至SFn，和副帧周期SF1至SFn的显示周期Ts1至Tsn的长度比例乃设定为Ts1∶Ts2∶…∶Tsn-1∶Tsn＝20∶2-1∶…∶2-n+2∶2-n+1。写入周期Ta1至Tan的长度皆相同。
在一个帧周期内，在帧周期中的像素的分级取决于发光元件2704中的发光状态被选择的显示周期Ts的总和。例如，当n＝8时，如果将在所有显示周期时像素所发出的光的亮度设定为100％时，则在显示周期Ts8和在显示周期Ts7中，若像素发光，可显示1％的亮度。在显示周期Ts6，Ts4，和Ts1中，若像素发光，则可以显示60％的亮度。
为了显示这样的时间分级，需要将信号转换成用于时间分级的信号的电路。图2是常规使用的控制电路的示意图。控制电路200由用以储存数据的存储器A 201和存储器B 202；用以读取数据且将数据写入存储器的逻辑电路(W-LOGIC 203)；以及用以读取存储器且执行给显示器205输出数据的逻辑电路(R-LOGIC 204)构成。
图3示出了常规的控制电路的时间图。使用存储器A 201和存储器B 202交替执行数据的写入和读出，以使输入至W-LOGIC 203的数字数据与时间分级法的数据同步。
当R-LOGIC 204读取存储在存储器A 201中的信号时，同时，对应于下一个帧周期的数字视频信号乃经由W-LOGIC 203而输入至存储器B202且开始储存。
以此方式，控制电路200包括存储器A 201和存储器B 202，且该存储器A 201和存储器B 202分别可以存储1帧周期的数字视频信号，交替使用该存储器A 201和存储器B 202从而执行数字视频信号的取样。
但是，在这种情形中，如使用常规的方法，则在写入存储器A 201和存储器B 202之后，直到下一个读取信号的到来，一直处于Wait(等待)状态。而且，存储器A 201和存储器B 202的写入和读取功能更换依照需要更多时间的读取时间而执行(图3)。
在常规的方法中，设定用于读出的时间远长于用于写入的时间。因此，即使随时执行写入且在读出结束后更换操作功能的方式也没有任何问题。
但是，当使用花费在写入和读出存储器的时间几乎没有差别的驱动方法时，会如常规的方法那样，在写入后一直到执行读出，有一个持续的Wait状态，所以，该方法会使写入存储器的时间变慢，其结果是产生帧频率降低的问题。
发明内容
为了解决上述常规技术的问题，本发明采用下述的方法。也就是，每个写入信号的周期决定两个存储器的角色，并且通过写入开始信号和水平同步信号来决定读取开始。
本发明借助以下所述显示器件可以解决上述问题。也就是，一种包括发光元件且以点灯时间的长度来显示分级的显示器件，包括：
由第一至第四信号；第一和第二存储器；读取器和写入器构成的控制电路，
其中，所述第一信号是垂直同步信号；
所述第二信号是水平同步信号；
所述第三信号根据所述第一写入信号提供的时间，决定所述第一存储器和第二存储器的写入和读取的角色，且每当所述第一写入信号起始时，更换所述第一存储器和第二存储器的角色；
所述第四信号取决于所述写入信号和所述第二水平同步信号的状态；
并且，当所述第一写入信号在可写入且所述第二水平同步信号可读取时，第四信号变成可读取状态；
当所述第一写入信号在可写入且所述第二水平同步信号待机读取时，第四信号变成待机读取状态；
根据所述第一存储器读取且所述第二存储器写入，或所述第一存储器写入且所述第二存储器读取的状态，实现所述读取器和写入器的同步。
另外，读取器和写入器不只可为FPGA且亦可为LSI。再者，他们可与显示器件一起构成在相同的衬底上。
根据上述结构，即使用于读取和写入至存储器的时间几乎没有差异，由于可在最佳周期更换操作功能，所以可解决帧频率降低的问题。
附图说明
附图中：
图1是本发明的方块图；
图2是常规例子的方块图；
图3是常规例子的操作的时间图；
图4是本发明的操作的时间图；
图5是本发明的操作的时间图；
图6是使用本发明的实施例的图；
图7是使用本发明的显示器件的一个例图；
图8是常规例子的方块图；
图9是安排成矩阵形的像素的电路图；
图10A和10B是常规例子的操作的时间图；
图11是使用本发明的显示器件的例图；
图12A至12G是使用本发明的电子器具的例图；
图13是使用本发明的显示器件的例图；以及
图14是本发明的方块图。
本发明的选择图是图1
实施方案模式
图1示出了本发明的典型结构的方块图。
控制电路100包括存储器A 101和存储器B 102、用于选择存储器写入或读取的选择器(Selector)103和选择器104、用于写入存储器的逻辑电路(W-LOGIC105)，用以读取存储器和输出数据的逻辑电路(R-LOGIC106)、以及用于决定垂直同步信号(SYNC)的起始点的电路(TOP107)。
作为实现同步化的方法，信号SYNC、G_CK、RAM_SELECTOR和READ_ENABLE在此被引进。
每次输入SYNC信号时，RAM_SELECTOR被反转，且选择器103和104决定存储器A101和存储器B 102的写入和读取的角色。
图4是示出TOP 107、W-LOGIC和R-LOGIC的操作的时间图。每次输入SYNC信号时，RAM_SELECTOR被反转，且两个存储器A 101和B 102的写入和读取角色被互相更换。与此同时，W-LOGIC开始写入，R-LOGIC开始读取，且READ_ENABLE信号变成High(或Low)。
图5是示出读取时间和实现同步方法的时间图。
用垂直同步信号(SYNC)将RAM_SELECTOR反转，且存储器的写入和读取角色被更换。因此，当写入数据时，W-LOGIC交替使用图1所示的存储器A 101和B 102。
R-LOGIC的能够开始读取状态以READ_ENABLE的High表示，R-LOGIC的待机(Wait)状态以READ_ENABLE的Low表示。
另外，在RAM_SELECTOR被反转后，READ_ENABLE从水平同步信号(G_CK)的起始点(High)变成能够写入状态(High)，R-LOGIC的状态也从读取待机(Wait)状态变成能够开始读取状态。注意，在完成读取周期后，R-LOGIC自动变成读取待机(Wait)状态。换言之，垂直同步信号改变RAM_SELECTOR，G_CK以及READ_ENABLE信号的各个状态改变读取待机(Wait)状态期间。注意，水平同步信号(G_CK)的起始和显示能够开始读取状态或读取待机状态的READ_ENABLE可以是High或Low。
因此，通过调节R-LOGIC的待机状态(Wait)期间，可以使不同的写入周期和读取周期实现同步化。
另外，本实施方案模式不受图1方块图所示结构的局限，图14的方块图所示的结构也可以被利用。
实施例
以下说明本发明的实施例。
实施例1
在本实施例中，参考图6说明给使用OLED元件的显示面板(panel)输出信号的控制电路的结构例子。
18位(6位×RGB)的Video_Data和控制信号被输入到控制电路601。以下说明从输入Video_Data到输出给面板608的操作。
每一线的读取乃由VCLK(一循环为68.6μs)所控制。首先，输入SYNC信号，Video_Data的输入也随之开始。在输入SYNC信号后经过一定关闭时间，Video_Data开始输入给W-LOGIC602。每半循环的VCLK读取一线的Video_Data。在输入220条线和经过一定关闭时段后，再度输入SYNC信号，并输入Video_Data。整个输入循环为16.6698ms(243循环的VCLK，一秒钟60循环)。
对在一线中的每一块的读取乃由HCLK所控制(一循环为400ns)。HCLK在Video_Enable为High期间读取Video_Data。在读取一线后，也就是176个数据块，并经过一定关闭时段(Video_Enable为low)后，则读取下一线的Video_Data。对于220条线重覆上述操作，则可完成一荧幕的数据。
另一方面，存储器A 606和存储器B 607连接至FPGA 601，每当输入SYNC信号时，RAM_SELECT的值就被反转。
来自FPGA的信号RAM_SELECT决定哪一个存储器被写入和读出。
每一个FPGA由(6×8×3)＝144个正反器(flip-flop)构成。每一正反器可在某一点储存用于一个颜色的数据(6位)。数据用HCLK被依序转移到下一个正反器。当存够8个数据块时，就被保存在144个寄存器，而后被写入于由RAM_SELECT决定的存储器中。
因为面板608的显示以时间分级执行，写入存储器A 606或存储器B 607的数据被重新排列以便能被输出到面板，然后按顺序被输出至面板608。R-LOGIC 603将重新排列的用于输出到面板的整个荧屏的数据从存储器A606或存储器B607中读取，并输出给面板608。
在面板608显示时，视频信号数据以4(地址)×RGB(3个颜色)＝12位处理。G1_CK、G2_CK、G1_CKB、G2_CKB为其每一循环12μs的时钟。在G1_CK和G1_CKB上升或下降时，被输入视频信号数据的线移动。
在G1_SP下降后的2循环(24μs)后，从顶行依序完成写入。完成220条线的写入也就形成了一荧幕的显示，但是，在显示下一个图像前，4个虚拟循环(48μs)进入以延迟写入。另外，G2_SP可按照需要上升从而消除该写入。
S_CK和S_CKB是一循环为200ns的时钟。在S_CK和S_CKB上升或下降时，被输入Video_Data的块移动。在G1_CLK的上升或下降后的4循环后(800ns)，S_LAT变成High以保持电荷，而后当S_SP从High变成Low时，开始输入视频信号数据。由于输入是以每4地址而执行，所以重覆44次可完成一线的写入。
W_LOGIC 602和R_LOGIC 603的操作是通过输入来自振荡元件609并经过PLL 610的时钟而执行。写入和读取存储器A 606和存储器B 607的时间由经由TOP 611的时钟的上升和下降所控制。
W_LOGIC 602和R_LOGIC 603可使用已知的LSI以及FPGA。
本实施例可应用于W_LOGIC 602和R_LOGIC 603、TOP 611、存储器A 606、存储器B 607、以及选择存储器的选择器604和605。
实施例2
在图7中表示一种使用OLED元件的显示器件的一个例子，该OLED元件使用根据
实施例1的控制电路。
显示器件由面板700、控制电路701、源信号线驱动电路702、栅信号线驱动电路703和704、显示部分705、存储器706、FPC 707和连接器708构成。显示器件的每一电路形成在面板700上或由外部接附。
以下说明此显示器件的操作。从FPC 707经由连接器708传送而来的数据和控制信号被输入至控制电路701，且该数据在存储器706被重新排列以适用于输出，而后再度传送至控制电路701。控制电路701传送数据和用于显示的信号至源信号线驱动电路702和栅信号线驱动电路703、704，这样，图像在使用OLED元件的显示部分705上显示。
源信号线驱动电路702和栅信号线驱动电路703、704可以用已知的电路取代。再者，根据电路结构，栅信号线驱动电路的数目也可以只有一个。
本发明可应用于控制电路701。
实施例3
本实施例以图13说明使用OLED元件的显示器件的例子，并且，该OLED元件使用与实施例2不同的根据实施例1的控制电路。
显示器件由控制电路901、源信号线驱动电路902、栅信号线驱动电路903和904、显示部分905、存储器906、FPC 907和连接器908构成。显示器件的每一电路形成在面板900上，或由外部接附。
以下说明此显示器件的操作。从FPC 907经由连接器908传送而来的数据和控制信号被输入至控制电路901后，且该数据返回FPC 907中的存储器906并被重新排列以便适用于输出，而后再度被输出和传送至控制电路901。控制电路901传送数据和用于显示的信号至源信号线驱动电路902和栅信号线驱动电路903、904，而后图像在使用OLED元件的显示部分905上显示。
本实施例与实施例2的区别是存储器906安装在FPC 907中。因此，显示器件可被制作得更小。
和实施例2相同，源信号线驱动电路902和栅信号线驱动电路903、904可以用已知的电路取代。再者，根据电路结构，栅信号线驱动电路的数目可以只是一个。
本实施例可应用于控制电路901。
实施例4
在本实施例中，以图11说明给使用OELD元件的显示器输出的控制电路的一个例子，且该控制电路具有与实施例1-3不同的结构。
相较于模拟显示，时间分级方法的操作频率必然性地变高。通常为了获取高分辨率，必须防止虚拟轮廓，因此副帧需增加至10或更多。其结果，操作频率亦需要十倍或更多。
为了以这样的操作频率执行驱动，使用的SRAM也需要高速操作，所以有必要使用用于高速操作的SRAM-IC。
但是，用于高速操作的SRAM在储存时功耗率大，因此不适用于便携用器具。而若使用低功率耗损的SRAM， 则需要进一步降低操作频率。
如图11所示，形成串列-并列转换电路1702，其目的是在将数位图像信号1701写入SRAM 1703、1704之前，将数位图像信号1701从串列转换为并列。而后，经由开关1706、1707写入至显示器1705。通过上述方式，即使当传呼时也可以用低频且并列的传呼方式，所以，低功率耗损SRAM可以使用低频，这样就可以减少便携用器具的功耗。
实施例5
本发明可应用于如摄像机、数码相机、头戴式显示器、导航系统、声频重放装置(汽车音响，音响构件等)、笔记本式个人电脑、游戏机、个人数字助理(移动电脑、手提电话、便携型游戏机、电子书等)、具有记录媒体的图像重播器(具体是具有可以播放如DVD(数字通用盘)等的记录媒体，并能够显示其图像的显示器的装置)等的电子器具。这些电子器具的具体例子表示在图12A至12G。
图12A是液晶显示器或OLED显示器，其由外壳1001、支持座1002、和显示部分1003等构成。本发明可应用至具有显示部分1003的显示器件的驱动电路。
图12B是摄像机，其由主体1011、显示部分1012、声频输入部分1013、操作开关1014、电池1015、以及图像接收部分1016等构成。本发明可应用至具有显示部分1012的显示器件的驱动电路。
图12C是笔记本式电脑，其由主体1021、外壳1022、显示部分1023、和键盘1024等构成。本发明可应用至具有显示部分1023的显示器件的驱动电路。
图12D是个人数位助理，其由主体1031、触笔1032、显示部分1033、操作钮1034、和外部接口1035等构成。本发明可应用至具有显示部分1033的显示器件的驱动电路。
图12E是声频重放装置，具体是安装在汽车中的声频装置，其由主体1041、显示部分1042、和操作开关1043、1044等构成。本发明可应用至具有显示部分1042的显示器件的驱动电路。再者，本发明可应用至非上述安装在汽车中的声频装置的任何可携带或家用声频装置。
图12F是数码相机，其由主体1051、显示部分A 1052、目镜部分1053、操作开关1054、显示部分B 1055、和电池1056等构成。本发明可应用至具有显示部分A 1052和显示部分B 1055的显示器件的驱动电路。
图12G是手提电话，其由主体1061、声频输出部分1062、声频输入部分1063、显示部分1064、操作开关1065、和天线1066等构成。本发明可应用至具有显示部分1064的显示器件的驱动电路。
非玻璃衬底的具有高耐热的塑料衬底亦可应用至上述电子器具的显示器件。再者，于此还可以达到减轻器具重量的目的。
上述实施例的电子器具只是当成范例而已，而本发明并不限于这些范例。
本实施例可与实施方案模式以及实施例1-4自由组合而被实施。
在使用发光元件的显示器件中，通过使用本发明的控制电路，可以高效率地更换写入和读出存储器，因此可防止帧频率的降低。

Claims (25)

1.一种显示器件，包括：
控制电路，该控制电路进一步包括：
用于存储数据的第一和第二存储器；
用于选择该第一和第二存储器的写入或读取的第一和第二存储器选择器；
用于向所述第一和第二存储器写入的逻辑电路；
用于从所述第一和第二存储器读取，并输出的逻辑电路；以及
用于决定垂直同步信号的起始点的电路。
2.根据权利要求1的显示器件，其中，所述存储器；向所述第一和第二存储器写入的所述逻辑电路；以及从所述第一和第二存储器读取和输出的所述逻辑电路，和显示部分一起集成地形成在衬底上。
3.根据权利要求1的显示器件，其中所述存储器安装在FPC上。
4.根据权利要求1的显示器件，其中所述存储器安装在衬底上。
5.一种包括根据权利要求1的显示器件的电子器具。
6.一种显示器件，包括：
控制电路，该控制电路进一步包括：
用于存储数据的第一和第二存储器；
用于选择该第一和第二存储器的写入或读取的第一和第二存储器选择器；
用于向所述第一和第二存储器写入的逻辑电路；
用于从所述第一和第二存储器读取，并输出的逻辑电路；以及
用于决定垂直同步信号的起始点的电路，
其中，所述控制电路具有将收到的信号转换为用时间分级来显示的信号的手段。
7.根据权利要求6的显示器件，其中，所述存储器；向所述第一和第二存储器写入的所述逻辑电路；以及从所述第一和第二存储器读取和输出的所述逻辑电路，和显示部分一起集成地形成在衬底上。
8.根据权利要求6的显示器件，其中所述存储器安装在FPC上。
9.根据权利要求6的显示器件，其中所述存储器安装在衬底上。
10.一种包括根据权利要求6的显示器件的电子器具。
11.一种显示器件，包括：控制电路，该控制电路进一步包括：
用于存储数据的第一和第二存储器；
用于选择该第一和第二存储器的写入或读取的第一和第二存储器选择器；
用于向所述第一和第二存储器写入的逻辑电路；
用于从所述第一和第二存储器读取，并输出的逻辑电路；以及
用于决定垂直同步信号的起始点的电路，
垂直同步信号的第一信号；
水平同步信号的第二信号；
第三信号，该信号根据所述第一信号提供的时间，决定所述第一存储器和第二存储器的写入和读取的角色，且每当所述第一信号起始时，更换所述第一存储器和第二存储器的角色；以及
第四信号，该信号依照所述第一信号和第二信号的状态来决定向所述第一和第二存储器读取以及输出的逻辑电路的状态。
12.根据权利要求11的显示器件，其中，所述存储器；向所述第一和第二存储器写入的所述逻辑电路；以及从所述第一和第二存储器读取和输出的所述逻辑电路，和显示部分一起集成地形成在衬底上。
13.根据权利要求11的显示器件，其中所述存储器安装在FPC上。
14.根据权利要求11的显示器件，其中所述存储器安装在衬底上。
15.一种包括根据权利要求11的显示器件的电子器具。
16.一种包括发光元件且以点灯时间的长度来显示分级的显示器件，包括：
控制电路，该控制电路进一步包括：
    第一至第四信号；
    第一和第二存储器；
    读取器；以及
    写入器，
其中，所述第一信号是垂直同步信号；
所述第二信号是水平同步信号；
所述第三信号根据所述第一信号提供的时间，决定所述第一存储器和第二存储器的写入和读取的角色，且每当所述写入信号起始时，更换所述第一存储器和第二存储器的角色；
所述第四信号取决于所述写入信号和所述第二水平同步信号的状态；
并且，当所述写入信号是可写入且所述第二水平同步信号是可读取时，第四信号变成可读取状态；
当所述第一写入信号是可写入且所述第二水平同步信号是待机读取时，第四信号变成待机读取状态；
当所述第一存储器是读取且所述第二存储器是写入，或当所述第一存储器是写入且所述第二存储器是读取时，所述读取器和所述写入器同步。
17.根据权利要求16的显示器件，其中所述存储器安装在FPC上。
18.根据权利要求16的显示器件，其中所述存储器安装在衬底上。
19.一种包括根据权利要求16的显示器件的电子器具。
20.一种显示器件，包括：
用于存储数据的第一和第二存储器；
将图像信号从串列转换为并列的转换电路；以及
第一和第二开关，
其中，所述图像信号根据所述转换电路被转换为并列，而后，经由所述第一开关被输入到所述第一或第二存储器，
而且，从所述第一或第二存储器输出的信号经由所述第二开关被输入到显示器。
21.根据权利要求20的显示器件，其中所述存储器安装在FPC上。
22.根据权利要求20的显示器件，其中所述存储器安装在衬底上。
23.一种包括根据权利要求20的显示器件的电子器具。
24.一种显示器件的驱动方法，其中的显示器件包括：
控制电路，该控制电路进一步包括：
    用于存储数据的第一和第二存储器；
    用于选择该第一和第二存储器的写入或读取的第一和第二存储器选择
器；
    用于向所述第一和第二存储器写入的逻辑电路；
    用于从所述第一和第二存储器读取，并输出的逻辑电路；以及
    用于决定垂直同步信号的起始点的电路，
第一信号，也就是所述垂直同步信号；
第二信号，也就是水平同步信号；
第三信号，该信号根据所述第一信号提供的时间，决定所述第一存储器和第二存储器的写入和读取的角色，且每当所述第一信号起始时，更换所述第一存储器和第二存储器的角色；以及
第四信号，该信号依照所述第一信号和第二信号的状态，决定向所述第一和第二存储器读取和输出的逻辑电路的状态，
所述方法包括：
通过调节所述第一至第四信号，实现向所述第一和第二存储器写入的所述逻辑电路和从所述第一和第二存储器读取和输出的所述逻辑电路的同步化。
25.根据权利要求24的显示器件，其中，当所述第一信号是可写入且所述第二信号是可读取状态时，所述第四信号变成可读取的状态；
而且，借助当所述第一信号是可写入且所述第二信号是待机读取时，所述第四信号变成待机读取的状态，以实现向所述第一和第二存储器写入的所述逻辑电路和从所述第一和第二存储器读取和输出的所述逻辑电路的同步化。
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