CN1532922A - 具有散热片的半导体封装件 - Google Patents

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Abstract

一种具有散热片的半导体封装件，是在一基板上接设至少一芯片及一遮覆住该芯片的散热片，该散热片具有一凸缘与基板触接，并借多个夹固件，夹持住散热片的凸缘与基板，各夹固件具有一凹部，使散热片的凸缘与基板容置在该凹部中，被夹固件所夹持，能将散热片定位在基板上。该用以夹持基板与散热片的夹固件是设置在基板的边缘部位，因而不会影响基板上的电路布局性。同时，散热片是定位在基板上，故不会造成散热片的脱落，同时也不会造成芯片的裂损。

Description

具有散热片的半导体封装件
技术领域
本发明是关于一种半导体封装件，特别是关于一种具有散热片的半导体封装件，能够提高该半导体封装件的散热效率。
背景技术
覆晶式球栅阵列(Flip Chip Ball Grid Array，FCBGA)半导体封装件是一种同时具有覆晶及球栅阵列的封装结构，至少一芯片借多条焊块(Solder Bumps)电性连接至基板的一表面上，并在该基板的另一表面(通常是与置晶面相对的表面)上植设有多个作为输入/输出(Input/Output，I/O)端的焊球(Solder Balls)。为释放芯片运行过程中产生的热量，上述半导体封装件中还设有一散热片，该散热片可借胶粘剂(Adhesive)或焊料(Solder)等粘置在基板上，且其面积往往要大于芯片面积，以遮覆并粘接在芯片上，能有效释放来自芯片的热量。然而，为使封装件的操作性能更完善，基板上还增设被动组件(Passive Component)，使基板上用于散热片的面积减少，散热片较难固定在基板上，因而可能造成散热片的脱落，这种情况在使用大型散热片时更为明显；再有，利用胶粘剂等粘接散热片与基板的结构，可能会由于应力的作用而产生散热片与基板之间的分层(delamination)，导致散热片的脱落；另外，当粘接有散热片的基板遭受外力，如震动或碰撞时，也可能产生散热片脱落的现象。
有鉴于此，目前也采用将散热片卡接在芯片上或借机械方式将散热片固定在基板上的做法。前者是美国专利第6,093,961号案所提出的。如图5所示，在一以覆晶方式接设在基板20上的芯片21上，卡接一散热片22，该散热片22连设有多条朝芯片21方向延伸、且具弹性的支脚23，各支脚23的末端230呈钩状；当施压使散热片22触及并压在芯片21的上表面210时，支脚23可借其弹性而略向外扩张，使其钩状末端230与芯片21的下表面211边角部位卡合，使散热片22固接且定位在芯片21上。在散热片压向芯片上时，这种结构容易使芯片因压力而受损；同时，由于接触芯片的散热片与芯片具有不同的热膨胀系数(Coefficient of Thermal Expansion，CTE)，在遇到高温或温度循环的工序中，热膨胀系数的差异可能使芯片受热应力的作用产生裂损(Crack)。
美国专利第5,396,403及5,926,371号案提出的封装结构是借机械方式使散热片固定在基板上，其中，在散热片与基板接触的部分开设有多条孔洞，且在基板上相对应的部位也钻设有多条孔洞，使如螺栓等的固定件嵌设在散热片与基板彼此对应的孔洞中，将散热片与基板联接在一起，将散热片定位在基板上。然而，这种固接散热片至基板上的方式可能产生诸多问题，其一是基板上需预留部分面积供孔洞开设之用，使基板上难以植满焊球，因而影响基板上的电路布局性(Routability)；再有，孔洞的开设也增加了基板的制造成本，并增加工序的复杂性；此外，开设有孔洞的基板可能因外界湿气或污染物侵入孔洞导致封装成品可靠性降低的问题。
因此，如何解决上述问题，使散热片能够定位在基板上但不会造成散热片脱落、芯片裂损或影响基板上的电路布局性，实为一重要课题。
发明内容
为克服上述现有技术的缺点，本发明的目的在于提供一种具有散热片的半导体封装件，它是利用夹固件，将设置在基板上的散热片固定在基板上。
本发明的另一目的在于提供一种具有散热片的半导体封装件，使散热片定位在基板上，不会造成芯片的裂损(Crack)。
本发明的又一目的在于提供一种具有散热片的半导体封装件，用来固定基板与散热片的夹固件不会影响基板上的焊球布设及电路布局性(Routability)。
为达成上述及其它目的，本发明一种具有散热片的半导体封装件包括：一基板，具有一上表面及一相对的下表面；至少一芯片，设置在该基板的上表面上并借多条导电组件电性连接至该基板；一散热片，设置在该基板的上表面上、并遮覆且粘接在该芯片上，该散热片具有一平坦部及一自该平坦部边缘朝基板方向延伸的支撑部，使该平坦部被该支撑部支持，架撑在该芯片上方，且该支撑部形成有一凸缘与该基板触接；多个夹固件，各具有一凹部，使该散热片的凸缘与基板容置在该凹部中，被该夹固件所夹持，将该散热片定位在该基板上；以及多个焊球，植设在该基板的下表面上。
上述半导体封装件的优点在于利用多条具有弹性的夹固件夹持住基板与设置在该基板上的散热片凸缘，使散热片借该夹固件稳固地定位在基板上，其中，基板的边缘及/或散热片凸缘边缘开设有多条凹槽，与对应的夹固件嵌合，使基板与散热片被夹固件所夹持。再有，基板的凹槽设置在对应相邻焊球(植设在基板上相对于设有散热片的表面)间的部位较好，故不会影响焊球或焊球垫在基板上的布设情况，使该开设有凹槽的基板仍能够植满焊球。这种将散热片定位在基板上的方式，能摒除现有将散热片卡接在芯片上易造成芯片裂损的缺点。此外，利用螺栓等固定件固定基板与散热片的现有技术，需要预先在基板及散热片上钻设孔洞，本发明封装结构中的基板及散热片则不需开设任何孔洞，因而不会影响基板的电路布局性，且开设在基板边缘凹槽的深度仅能够容纳夹固件的厚度，故对基板的破坏性远小于在基板上钻设孔洞所造成的影响。同时，没有开设孔洞的基板也不会受到外界湿气或污染物的侵入，不会因此影响封装成品的可靠性。
附图说明
图1是本发明实施例1的半导体封装件的剖视图；
图2A是本发明半导体封装件中的基板的仰视图；
图2B是本发明半导体封装件中的散热片的俯视图；
图2C是本发明半导体封装件中用夹固件夹持基板与散热片的立体示意图；
图3是本发明实施例2的半导体封装件的剖视图；
图4是本发明实施例3的半导体封装件的剖视图；以及
图5是一现有具有散热片的半导体封装结构的剖视图。
具体实施方式
以下即配合图1、2A-2B、3及图4详细说明本发明的具有散热片的半导体封装件的实施过程。
实施例1
图1显示本发明实施例1的半导体封装件。如图所示，本发明的半导体封装件使用一基板10作为芯片承载件(Chip Carrier)，该基板10主要由树脂材料，如环氧树脂(Epoxy resin)、聚酰亚胺(Polyimide)树脂、BT(Bismaleimide Triazine)树脂、FR4树脂等制成。
基板10具有一上表面100及一相对的下表面101，该上表面100上的预定部位形成有多条焊垫(Bond Pads)102，供植设焊块(SolderBump)12之用，基板10的下表面101上形成有多个焊球垫(BallPads)103，供与焊球(Solder Ball)17接设之用。基板10属于现有技术，在此不重复说明。
如图2A所示，基板10边缘的预定部位开设有多条与其上、下表面100、101相连、且向内凹陷的凹槽(Groove)104，该凹槽104设置的较佳部位是对应相邻焊球17之间的部位，且其宽度可略小于相邻焊球间17的距离，凹槽104的深度要略大于用以夹持散热片15与基板10的夹固件(Clip)16的厚度(详述见后)，使夹固件16容纳在该凹槽104中。
制备至少一芯片11，该芯片11具有一布设有电子组件及电路(未标)的作用表面(Active Surface)110以及一相对的非作用表面(Non-activeSurface)111，其中，芯片11的作用表面110上形成有多条焊垫112，使芯片11的焊垫112对应于基板10的焊垫102。该芯片11的作用表面110是借多条焊块12接设在基板10的上表面100上，使各焊块12的两端分别焊连至对应的焊垫102、112，令芯片11电性连接至基板10。这种利用焊块使芯片与基板相连接的结构称为覆晶(Flip-Chip)技术，其一大优点在于能够有效缩短芯片与基板之间的电性连接路径，确保电性连接品质。
在芯片11与基板10之间可敷设一绝缘性材料13，如树脂等，以填充相邻焊块12间的空隙，使焊块12被绝缘性材料13包覆，这样能增加芯片11与基板10之间的焊接力。这种填充芯片与基板之间空隙的方法称为底部填胶(Underfill)技术，例如它可用现有的点胶(Dispense)方式注入绝缘性材料，借毛细管的作用(Capillarity)使绝缘性材料填满相邻焊块之间的空隙，该底部填胶技术属于现有技术，在此不重复说明。
再有，可选择性地在基板10的上表面100上未设置有焊块12或芯片11的部位接设至少一被动组件(Passive Component)14，例如电容器(Capacitor)等，使整体半导体封装件的操作性能更为完善。
设置一散热片15在基板10的上表面100上，借一粘胶18，如导热胶等，将散热片粘接在芯片11的非作用表面111上，使芯片10及被动组件14被该散热片15所遮覆，与外界隔离从而能免受外界水气及污染物的侵害。散热片15的作用在于使芯片10运行过程中产生的热量，能够通过导热胶18、经由散热片15释放至外界，改善半导体封装件的散热功效。该散热片15具有一平坦部150及一自该平坦部150边缘朝基板10方向延伸的支撑部151，使平坦部150被支撑部151支持，架撑在芯片11上方，且支撑部151形成有一凸缘152，与基板10的上表面100触接，该凸缘152的边缘与基板10的边缘齐平。如图2B所示，散热片15的凸缘152边缘开设有多条向内凹陷的凹槽153，使散热片15的凹槽153对应于基板10的凹槽104。
制备多条夹固件16，例如该夹固件16可使用弹簧钢等具有弹性的材料制成，用以夹持住散热片15的凸缘152与基板10，使散热片15定位在基板10的上表面100上。该夹固件16具有一凹部160，使其呈C字型或U字型(但不以此为限)，夹固件16的凹部160空间足以同时容纳散热片15与基板10的厚度，使该凹部160与对应的散热片15凹槽153及基板10凹槽104嵌合，能夹持住散热片15与基板10(如图1及图2C所示)。因此，散热片15能够借夹固件16的夹持作用，稳固地定位在基板10上，其中，散热片15的凹槽153与基板10的凹槽104的深度略大于夹固件16的厚度为好，例如可以是0.3至0.4mm(不以此为限)，这样与散热片15及基板10嵌设的夹固件16不会突出于散热片15的边缘或基板10的边缘外，就不会影响整体半导体封装件的面积尺寸。
植设多个焊球17在基板10下表面101上的焊球垫103，该焊球17作为半导体封装件的输入/输出端(Input/Output，I/O)端，与外界装置如印刷电路板(Printed Circuit Board，未标)电性连接，使芯片11能够通过焊球17电性连接至该印刷电路板；如此即完成本发明的半导体封装件。
实施例2
图3显示本发明实施例2的半导体封装件。该实施例的半导体封装件结构上大致与实施例1相同，不同之处在于散热片15的凸缘152边缘未设有凹槽，使散热片15的凸缘152边缘范围略小于基板10的边缘范围，例如散热片15的凸缘152边缘与基板10的凹槽104内端齐平，使夹固件16嵌设在基板10的凹槽104中，从而夹持住散热片15与基板10。
实施例3
图4显示本发明实施例3的半导体封装件。该实施例的半导体封装件结构上大致与实施例1相同，不同之处在于散热片15的凸缘152借一粘胶19与基板10的上表面100粘接，使散热片15更能稳固地定位在基板10上。
上述半导体封装结构的优点在于利用多条具有弹性的夹固件，夹持住基板与设置在该基板上的散热片的凸缘，使散热片借助该夹固件稳固地定位在基板上。其中，基板的边缘及/或散热片的凸缘边缘开设有多条凹槽，与对应的夹固件嵌合，使基板与散热片被夹固件夹持。再有，基板的凹槽设置在对应相邻焊球(植设在基板上相对于设有散热片的表面)间的部位较好，故不会影响焊球或焊球垫在基板上的布设情况，使该开设有凹槽的基板仍能够植满焊球。这种在基板上固定散热片的方式，能摒除现有散热片卡接在芯片上易造成芯片裂损的缺点。此外，利用螺栓等固定件固定基板与散热片的现有技术，需要预先在基板及散热片上钻设孔洞，本发明封装结构中的基板及散热片则不需开设任何孔洞，因而不会影响基板的电路布局性，且开设在基板边缘凹槽的深度仅能够容纳夹固件的厚度，故对基板的破坏性远小于在基板上钻设孔洞所造成的影响。同时，没有开设孔洞的基板也不会受到外界湿气或污染物的侵入，不会因此影响封装成品的可靠性。

Claims (13)

1.一种具有散热片的半导体封装件，其特征在于，该半导体封装件包括：
一基板，具有一上表面及一相对的下表面；
至少一芯片，设置在该基板的上表面上、并借多条导电组件电性连接至该基板；
一散热片，设置在该基板的上表面上、并遮覆且粘接在该芯片上，该散热片具有一平坦部及一自该平坦部边缘朝基板方向延伸的支撑部，使该平坦部被该支撑部支持，架撑在该芯片上方，且该支撑部形成有一凸缘与该基板触接；
多个夹固件，各具有一凹部，使该散热片的凸缘与基板容置在该凹部中，被该夹固件所夹持，以此将该散热片定位在该基板上；以及
多个焊球，植设在该基板的下表面上。
2.如权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括：至少一被动组件，接设在该基板的上表面上未设置有芯片的部位、且被该散热片所遮覆。
3.如权利要求1所述的半导体封装件，其特征在于，该基板的边缘开设有多条贯穿基板上、下表面的凹槽。
4.如权利要求3所述的半导体封装件，其特征在于，该凹槽是设置在对应相邻焊球间的部位。
5.如权利要求4所述的半导体封装件，其特征在于，该凹槽的宽度略小于相邻焊球间的距离。
6.如权利要求3所述的半导体封装件，其特征在于，该凹槽的深度略大于该夹固件的厚度。
7.如权利要求1所述的半导体封装件，其特征在于，该散热片的凸缘边缘开设有多条凹槽，该凹槽位于对应该基板凹槽的部位，使该夹固件嵌设在该散热片的凹槽及基板的凹槽中，夹持住该散热片与基板。
8.如权利要求7所述的半导体封装件，其特征在于，该散热片的凸缘边缘与该基板的边缘齐平。
9.如权利要求7所述的半导体封装件，其特征在于，该散热片的凸缘边缘范围略小于该基板的边缘范围，使该夹固件嵌设在该基板的凹槽中，夹持住该散热片与基板。
10.如权利要求9所述的半导体封装件，其特征在于，该散热片的凸缘边缘与该基板的凹槽内端齐平。
11.如权利要求1所述的半导体封装件，其特征在于，该夹固件是用具有弹性的弹簧钢制成。
12.如权利要求1所述的半导体封装件，其特征在于，该夹固件的厚度是0.3至0.4mm。
13.如权利要求1所述的半导体封装件，其特征在于，该散热片是借一粘胶粘置在该基板上。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100431143C (zh) * 2006-04-10 2008-11-05 联华电子股份有限公司 半导体封装结构
CN100437994C (zh) * 2006-05-23 2008-11-26 台达电子工业股份有限公司 电子封装组件
CN102130571A (zh) * 2011-03-21 2011-07-20 华为技术有限公司 一种电源封装及其装置
CN102412208A (zh) * 2010-09-21 2012-04-11 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
CN102412241A (zh) * 2011-11-17 2012-04-11 三星半导体(中国)研究开发有限公司 半导体芯片封装件及其制造方法
CN109037172A (zh) * 2017-06-12 2018-12-18 百容电子股份有限公司 晶片的封装装置及其散热件与散热件的制造方法
CN113727514A (zh) * 2021-08-26 2021-11-30 维沃移动通信有限公司 电路板组件和电子设备

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396403A (en) * 1993-07-06 1995-03-07 Hewlett-Packard Company Heat sink assembly with thermally-conductive plate for a plurality of integrated circuits on a substrate
US5926371A (en) * 1997-04-25 1999-07-20 Advanced Micro Devices, Inc. Heat transfer apparatus which accommodates elevational disparity across an upper surface of a surface-mounted semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100431143C (zh) * 2006-04-10 2008-11-05 联华电子股份有限公司 半导体封装结构
CN100437994C (zh) * 2006-05-23 2008-11-26 台达电子工业股份有限公司 电子封装组件
CN102412208A (zh) * 2010-09-21 2012-04-11 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
CN102130571A (zh) * 2011-03-21 2011-07-20 华为技术有限公司 一种电源封装及其装置
CN102130571B (zh) * 2011-03-21 2013-12-04 华为技术有限公司 一种电源封装及其装置
CN102412241A (zh) * 2011-11-17 2012-04-11 三星半导体(中国)研究开发有限公司 半导体芯片封装件及其制造方法
CN109037172A (zh) * 2017-06-12 2018-12-18 百容电子股份有限公司 晶片的封装装置及其散热件与散热件的制造方法
CN109037172B (zh) * 2017-06-12 2021-03-19 百容电子股份有限公司 晶片的封装装置及其散热件与散热件的制造方法
CN113727514A (zh) * 2021-08-26 2021-11-30 维沃移动通信有限公司 电路板组件和电子设备

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