CN1516544A - 印刷电路板的电路布局的电性连接体的制造方法 - Google Patents
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Abstract
一种印刷电路板的电路布局的电性连接体的制造方法，包含有以下步骤：a)准备一基板，在其一面或二面上具有一导电层；b)将该导电层制作为一电路布局，而该电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该第一部分的高度高于该第二部分，以及c)设置一绝缘层覆盖该电路布局的第二部分，但是让该第一部分暴露；如此，在增层制造法(build－up process)，该第一部分可为层间电性连接体(interfacial connections)，亦可在该第一部分上电镀一层镍－金层，以做为电性连结垫(bonding pads)的用途。
Description
技术领域
本发明是与电子工业有关，特别是关于一种印刷电路板的电路布局的电性连接体的制造方法。
技术背景
在已知的印刷电路扳(printed circuit board，PCB)中，大多都具有电性连接体(connections)，例如用以连接多层印刷电路版(multi-layerPCB)层与层间的层间电性连接体(interfacial connections)，或是用以连接该印刷电路板的电路布局(conductor pattern)与其他电子元件或电路的互连电性连接体(interconnections)。
一般已知的制作互连电性连接体的方法为：将覆盖于电路布局的抗蚀罩(solder mask)的预定部位移除，藉以使部分的电路布局暴露，接着在电路布局暴露的部分上镀上一层镍-金层，此镍-金层即为业界俗称的“金手指(golden fingers)”，可由打线(wire bonding)与其他电子元件或电路连接。该镍-金层亦可为焊垫(bonding pads)，可以直接搭载(directchip attach，DCA)的方式与一裸晶(bare chip)连接。
至于在制作层间电性连接体时，电镀法(plate method)是业界最普遍使用的方法。因此，在现有的(多层)印刷电路板上，我们常会发现镀通孔(plated through hole，PTH)、盲孔(blind hole)或埋孔(buried hole)。
已知的电性连接体大多会占去较大的空间，而且在电镀微孔(platedvia)的二端会有端接面(lands)的设置，因此，电路布局中的二路的间距(pitch)被迫要加大。此不利于将PCB体积缩小的设计趋势。另外，电性连接体还有许多问题，例如：微孔对准误差(registration errorof via)、微孔内胶渣的清除(cleaning the smear)、塞孔(hole filling)以有蚀薄铜(copper reduction)等问题。这些问题均会影响制程的良率。
发明内容
本发明的主要目的在于提供一种印刷电路板的电路布局的电性连接体的制造方法，其可减少电性连接体所占用的空间，
本发明的次一目的在于提供一种印刷电路板的电路布局的电性连接体的制造方法，其可提高制程的良率。
为达前述的发明目的，本发明所提供的印刷电路板的电路布局的电性连接体的制造方法，包含有下列步骤：
a)准备一基板，在其一面或二面上具有一导电层。
b)将该导电层制作为一电路布局，而该电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该第一部分的高度高于该第二部分，以及c)设置一绝缘层覆盖该电路布局的第二部分，但是让该第一部分暴露。
其中该第一与该第二部分是先成形于该导电层上，然后将该导电层制作为该电路布局。
其中先将该导电层制作为该电路布局，然后再在该电路布局上形成该第一与该第二部分。
其中该第一与该第二部分的形成方式为：将该导电层的预定部位移除一部分，使其变薄，如此，该导电层较薄的部分即形成该第二部分，而其余较厚的部分即形成该第一部分。
其中该第一与该第二部分的形成方式为：设置一抗蚀罩于该基板上，以覆盖该导电层，接着保角打开该抗蚀层的预定部位，使其形成微孔，接着在微孔中设置导电材料，使其与该导电层电性连接，最后移除该抗蚀罩，如此，设置于微孔中的导电材料即形成该第一部分，而其余的部分则为该第二部分。
其中该第一与该第二部分的形成方式为：将该电路布局的预定部位移除一部分，使其变薄，如此，该电路布局较薄的部分即形成该第二部分，而其余较厚的部分即形成该第一部分。
其中该第一与该第二部分的形成方式为：设置一抗蚀罩于该基板上，以覆盖该电路布局，接着保角打开该抗蚀罩的预定部位，使其形成微孔，接着在微孔中设置导电材料，使其与该电路布局电性连接，最后移除该抗蚀罩，如此，设置于微孔中的导电材料即形成该第一部分、而其余的部分则为该第二部分。
其中包含有刷磨该绝缘层的表面使该电路布局的第一部分暴露于该绝缘层外。
其中包含有蚀刻该绝缘层的表面使该电路布局的第一部分暴露于该绝缘层外。
其中该包含有移除该绝缘层位于该第一部分上方的部分，使该电路布局的第一部分暴露于该绝缘层外，
其中该电路布局的第一部分暴露于该绝缘层外是藉由控制该绝缘层的厚度，使该第一部分在该绝缘层设置于该基板上后，直接暴露于外。
其中还包含有以下步骤：设置一第二导电层于该绝缘层上，使其与该电路布局的第一部分电性连接；将该导电层制作为一第二电路布局，而该第二电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该第一部分的高度高于该第二部分，以及设置一第二绝缘层覆盖该第二电路布局的第二部分，但是让该第一部分暴露。
其中还包含有在该第一部分的被暴露的部分设置一镍-金层。
其中该电路布局的第一部分的顶面与该绝缘层的表面呈平齐。
其中该电路布局的第一部分的顶面高于该绝缘层的表面。
其中该电路布局的第一部分的顶面低于该绝缘层的表面。
其微孔中设置的导电材料可以是与其连接的电路布局具有相同抑或不同的等电性材料，亦即该电路布局的第一部分可能包含多种导电性材料。
附图说明
为进一步说明本发明的技术内容，以下结合实施倒及附图详细说明于后，其中：
图1是本发明较佳实施例的流程图；
图2是本发明较佳实施例所提供的制程的步骤a的示意图；
图3是本发明较佳实施例所提供的制程的步骤b的示意图；
图4是本发明较佳实施例所提供的制程的步骤c的示意图；
图5是本发明较佳实施例的形成具有高低差的电路布局的第一种方法的示意图；
图6至图9是本发明较佳实施例的形成具有高低差的电路布局的第二种方法的示意图；
图10至图12是本发明较佳实施倒的电路布局的第一部分暴露于绝缘层外的三种态样的示意图；
图13至图15是本发明较佳实施例应用于增层法的示意图，以及
图16是本发明较佳实施例应用于制作金手指的示意图。
具体实施方式
请参阅图1至图4所示，本发明较佳实施例所提供的印刷电路板的电路布局的电性连接体的制造方法，包含有下列步骤：
a)准备一基板10，在其一面具有一导电层20。
请参阅图2，该基板10是以基板材料(base material)，例如多功能环氧树脂(multi-function epoxy resin)所制成。而该导电层20是为一铜箔。
b)将该导电层20制作为一电路布局21，而该电路布局21具有第一部分22以及第二部分23，其中该第一与该第二部分22、23是具有高度差，且该第一部分22的高度为于该第二部分23。
请参阅图3，已知的照相显影法(photochemical processes)施用于该导电层10，以移除不需要的部分，如此可形成一电路布局21。该电路布局21具有第一部分22以及第二部分23，其中该第一与该第二部分22、23是具有高度差，且该第一部分22的高度为于该第二部分23。
在此，发明人提供以下二种在电路布局21上形成该第一与该第二部分22、23的方法：
b1)请参阅图5，首先提供一厚度较大的电路布局21在该基板上，接着将该电路布局21的预定部分移除，使其变薄(图中以虚线表示的部分)，如此，该电路布局21上较薄的部分即形成该第二部分23，而其余较厚的部分即为该第一部分22。
b2)请参阅图6至图9，先在基板10上设置一抗蚀罩15，接着保角打开(conformal open)该抗蚀罩15的预定部位，以形成微孔16。接着在该等微孔16中电镀导电材料(铜)，以使电镀导电材料填满该等微孔16。最后再移除该抗蚀罩15。如此，该等电镀导电材料即形成第一部分22，而其余的部分即形成第二部分23。
在此要特别提出说明的是，该第一与该第二部分22、23的高低差可预先在该导电层20上形成，然后再将该导电层20制作成该电路布局21，或亦可先将该导电层20制作成该电路布局21，然后再于该电路布局21上形成具有高低差的该第一与该第二部分22、23。
c)请参阅图4，设至一绝缘层30覆盖该电路布局21的第二部分23，但是让该第一部分22暴露。
该绝缘层30的设置可以涂布(coating)或压合(laminating)等方式进行，或是如发明人的先前发明(US Pat.6,395,625)所揭的以背胶铜箔(resin coated copper foil，RCC)为之。
至于使该电路布局21的第一部分22暴露于该绝缘层30外的方式有：
1.刷磨(scrubbing)该绝缘层30的表面。
2.电浆蚀刻(plasma etching)该绝缘层30的表面。
3.保角打开(conformal opening)该绝缘层30的预定部位，以移除该绝缘层30位于该第一部分22上方的部分。可以雷射或电浆蚀刻为之。
4)控制涂布或压合该绝缘层30的厚度，使其等于或略小于该第一部分22的高度，如此在该绝缘层30完成后，该第一部分22会自然暴露于外。
图10至图12是显示该电路布局21的第一部分22暴露于该绝缘层30外的三种态样。图10显示该第一部分22与该绝缘层30呈平齐状，前述的方法1、方法2与方法4可能使该第一部分22形成如此的状态。图11显示该第一部分22呈凸出状，前述的方法2与方法4可能使该第一部分22形成如此的状态。图12显示该第一部分22呈凹陷状，前述的方法3可能使该第一部分22形成如此的状态。
在此要特别提出说明，本较佳实施例的图示是显示该基板10仅具有一面设有该具有高低差的该第一与该第二部分22、23的电路布局21。实务上，该基板10的另一面亦可以相同的方式形成一具有高低差的该第一与该第二部分的电路布局(未表示)。而二电路布局间可以镀通孔(PTH)等方式达成电性连接。亦即，本发明可应用于单面印刷电路板(single side PCB)以及双面印刷电路板(double sides PCB)上。
当本发明的制作方法被应用于增层法(build-up process)时，请参阅图13至图15，在该绝缘层30的表面以化学沉积以及电镀(非一定必要)的方式设置一第二导电层40，其会于该电路布局21的第一部分22达成实体与电性的连接(图13)。接着运用前述的方式，将该第二导电层40制作成一第二电路布局41，且其上具有第一部分42与第二部分43(图14)。该第一部分42与第二部分43，如前所述，之间具有高低差，且该第一部分42的高度高于第二部分43。接着再设置一第二绝缘层50，用以覆盖该第二电路布局41的第二部分43，但使该第一部分42暴露于外(图15)。如此，即完成一双层印刷电路板(double-layer PCB)。重复执行前述的步骤b与步骤c即可制作多层印刷电路板(multi-layer PCB)。而该等第一部分22，42即形成层与层间的电路布局21，41的层间电性连接体。
当本发明的制作方法被应用于制作金手指或是焊垫时，请参阅图16，仅需要在该第一部分22的暴露的部分电镀上一层镍-金层的即可。
本发明的优点在于：
1.本发明的第一部分所需占据的空间比已知的电镀微孔(platedvia)，而且在电路布局上并不需要设置端接面，因此该电路布局可为无端接面(landless)的电路布局。因此，以本发明的方法所制成的印刷电路板的体积可缩小。
2.本发明呈实心的第一部分具有较佳的热效应强度(thermalstrength)、与电路布局以及绝缘层均具有较佳的附著状态、无因基板涨缩所造成对准误差的问题，以及具有较佳的可靠度等优点，因此，以本发明所提供的方法所制造出的印刷电路板具有较高的良率。
3.本发明的制造方法可同时应用于增层法或是制作金手指。
Claims (17)
1.一种印刷电路板的电路布局的电性连接体的制造方法，其特征在于，包含有下列步骤：
准备一基板，在其一面或二面上具有一导电层；
将该导电层制作为一电路布局，而该电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该第一部分的高度高于该第二部分，以及
设置一绝缘层覆盖该电路布局的第二部分，但是让该第一部分暴露。
2.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该第一与该第二部分是先成形于该导电层上，然后将该导电层制作为该电路布局。
3.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中先将该导电层制作为该电路布局，然后再在该电路布局上形成该第一与该第二部分。
4.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该第一与该第二部分的形成方式为：将该导电层的预定部位移除一部分，使其变薄，如此，该导电层较薄的部分即形成该第二部分，而其余较厚的部分即形成该第一部分。
5.根据权利要求2所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该第一与该第二部分的形成方式为：设置一抗蚀罩于该基板上，以覆盖该导电层，接着保角打开该抗蚀层的预定部位，使其形成微孔，接着在微孔中设置导电材料，使其与该导电层电性连接，最后移除该抗蚀罩，如此，设置于微孔中的导电材料即形成该第一部分，而其余的部分则为该第二部分。
6.根据权利要求3所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该第一与该第二部分的形成方式为：将该电路布局的预定部位移除一部分，使其变薄，如此，该电路布局较薄的部分即形成该第二部分，而其余较厚的部分即形成该第一部分。
7.根据权利要求3所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该第一与该第二部分的形成方式为：设置一抗蚀罩于该基板上，以覆盖该电路布局，接着保角打开该抗蚀罩的预定部位，使其形成微孔，接着在微孔中设置导电材料，使其与该电路布局电性连接，最后移除该抗蚀罩，如此，设置于微孔中的导电材料即形成该第一部分、而其余的部分则为该第二部分。
8.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中包含有刷磨该绝缘层的表面使该电路布局的第一部分暴露于该绝缘层外。
9.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中包含有蚀刻该绝缘层的表面使该电路布局的第一部分暴露于该绝缘层外。
10.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该包含有移除该绝缘层位于该第一部分上方的部分，使该电路布局的第一部分暴露于该绝缘层外，
11.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该电路布局的第一部分暴露于该绝缘层外是藉由控制该绝缘层的厚度，使该第一部分在该绝缘层设置于该基板上后，直接暴露于外。
12.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中还包含有以下步骤：
设置一第二导电层于该绝缘层上，使其与该电路布局的第一部分电性连接；
将该导电层制作为一第二电路布局，而该第二电路布局具有第一部分以及第二部分，其中该第一与该第二部分是具有高度差，且该第一部分的高度高于该第二部分，以及
设置一第二绝缘层覆盖该第二电路布局的第二部分，但是让该第一部分暴露。
13.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中还包含有在该第一部分的被暴露的部分设置一镍-金层。
14.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该电路布局的第一部分的顶面与该绝缘层的表面呈平齐。
15.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该电路布局的第一部分的顶面高于该绝缘层的表面。
16.根据权利要求1所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其中该电路布局的第一部分的顶面低于该绝缘层的表面。
17.根据权利要求7所述的印刷电路板的电路布局的电性连接体的制造方法，其特征在于，其微孔中设置的导电材料可以是与其连接的电路布局具有相同抑或不同的等电性材料，亦即该电路布局的第一部分可能包含多种导电性材料。
Priority Applications (1)
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|---|---|---|---|
| CNA031002277A CN1516544A (zh) | 2003-01-03 | 2003-01-03 | 印刷电路板的电路布局的电性连接体的制造方法 |
Applications Claiming Priority (1)
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| CNA031002277A CN1516544A (zh) | 2003-01-03 | 2003-01-03 | 印刷电路板的电路布局的电性连接体的制造方法 |
Publications (1)
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|---|---|
| CN1516544A true CN1516544A (zh) | 2004-07-28 |
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| CNA031002277A Pending CN1516544A (zh) | 2003-01-03 | 2003-01-03 | 印刷电路板的电路布局的电性连接体的制造方法 |
Country Status (1)
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|---|---|
| CN (1) | CN1516544A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN1968567B (zh) * | 2005-11-15 | 2010-09-22 | 夏普株式会社 | 印刷电路板及其制造方法 |
| CN105657965A (zh) * | 2014-12-01 | 2016-06-08 | 通用电气公司 | 具有定形导电层的印刷电路板及其制造方法 |
| CN109073114A (zh) * | 2016-03-31 | 2018-12-21 | 伟尔阀门与控制英国有限公司 | 用于控制阀的内件 |
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2003
- 2003-01-03 CN CNA031002277A patent/CN1516544A/zh active Pending
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| PB01 | Publication | ||
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