CN1499798A - 阻抗校准电路 - Google Patents

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CN1499798A CNA2003101143748A CN200310114374A CN1499798A CN 1499798 A CN1499798 A CN 1499798A CN A2003101143748 A CNA2003101143748 A CN A2003101143748A CN 200310114374 A CN200310114374 A CN 200310114374A CN 1499798 A CN1499798 A CN 1499798A
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�ذ�Т��
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莲沼隆
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Abstract

用于串行ATA(SATA)发送器的阻抗校准电路具有和发送器差分输出的每个引线串联的电阻器。可选择电阻器的阵列和每个串联电阻器并联。选择阵列中的电阻器来和串联电阻并联。校准电路使用比较器来确定何时达到阻抗校准中的最小误差。当输入信号在比较器的补偿范围内时，比较器中的补偿误差通过确定由比较器产生的交替1和0的中点来补偿，它应该是校准中的最小误差点。

Description

阻抗校准电路
发明领域
本发明涉及阻抗校准电路，尤其涉及用于串行ATA(SATA)发送器的阻抗校准电路。
发明背景
当前的计算机使用并行ATA硬盘驱动器和其它外围设备，它们通过40或80线的带状电缆连接到控制器。该并行总线接口在数据传输速率为133MB/sec时达到其性能极限。该接口将由串行ATA代替，串行ATA处理除了具有更高的数据传输速率，还将使用更低的电压信号。SATA接口使用4个导体的电缆代替80个导体的带状电缆。因此消除了和带状电缆有关的问题，即在计算机机箱内阻断气流和在装配期间折叠问题。数据以串行形式发送，如具有250mV信号振幅的差分信号对，它远远小于用于并行ATA接口的3或5伏的信号振幅。
SATA接口将初始具有150MB/sec的数据传输速率，用于串行数据传输需要1.5Gbps的速度。第二和第三代数据传输速率将是300MB/sec和600MB/sec，所需的传输速度分别是3.0Gbps和6.0Gbps。
将外围设备连接到控制器的电缆的阻抗随所用的电缆类型而不同。此外，外围设备中的接收器电缆的输入阻抗可以在外围设备的制造期间改变。在用于SATA装置的数据传输速度时信号反射噪声成为重要的问题并在紧接着的两代标准中将变得更加严重。在更低频率时，反射在一个时钟周期内衰减。在用于SATA的频率时，系统没有足够的时间等待信号反射噪声的衰减。因此，发送器和接收器阻抗的匹配更加关键。由于和并行ATA传输相比时传输信号的振幅更小使信号反射噪声问题进一步加重。
从美国专利6,064,244可以知道，在阻抗匹配电路中使用上/下计数器。在该专利中，阻抗匹配是对于CMOS数字输出驱动器的p沟道上拉(pull-up)晶体管和n沟道下拉(pull-down)晶体管。
发明概述
本发明的一般目的是提供校准SATA发送器的技术。
通过串行ATA(SATA)接口的发送器实现本发明的这个和其它目的及特点，该发送器包括具有差分输出的发送器电路和阻抗匹配电路。阻抗匹配电路具有一对电阻，一个电阻和每个发送器电路的差分输出串联。一对电阻阵列，一个阵列和每个串联电阻并联，每个阵列具有多个可选择的电阻。校准电路耦合到在每个阵列中选择电阻的可选择的电阻，它将和各个串联电阻并联耦合。
本发明的另一个方面包括串行ATA(SATA)系统，它包括具有差分输出的发送器电路，差分输出的每个引线具有串联电阻。第一和第二电阻阵列并联耦合到各个一个串联电阻。发送线耦合到每个电阻阵列的输出节点，每个发送线都具有特性阻抗。具有输入阻抗的主机接收器耦合通过每个发送线。校准电路耦合到可选择的电阻器从而在将并联耦合到各个串联电阻器的每个电阻器阵列中选择电阻器，由此输出阻抗加以校正到发送线的AC阻抗和主机接收器的DC输入阻抗。
通过校准串行ATA(SATA)发送器的输出阻抗的方法来提供本发明的另一个方面。在发送器差分输出的每个引线内提供电阻器，每个电阻器耦合到具有特性阻抗的发送线。提供和电阻器并联的电阻器阵列，每个阵列具有多个可选择的电阻器。从每个阵列中选择一个或多个电阻器来校准发送器的输出阻抗从而以最小误差与每个发送线的特性阻抗相匹配。
本发明的又一个方面包括用于比较器的补偿校准电路。第一多路调制器将第一输入耦合到第一信号源和第一基准源之间的比较器。第二多路调制器将第二输入耦合到第二信号源和第二基准源之间的比较器。逻辑电路耦合到比较器的输出来检测其逻辑输出何时从全部逻辑1变成逻辑1和逻辑0的组合并用于测定逻辑1和逻辑0组合的中间点作为最小误差点。
通过校正比较器内补偿的方法提供本发明的又一个方面。到比较器的第一输入耦合在第一信号源和第一基准源之间。到比较器的第二输入耦合在第二信号源和第二基准源之间。探测比较器的逻辑输出从全部逻辑1变化到逻辑1和逻辑0组合。将逻辑1和逻辑0组合内的中间点确定为最小误差点。
附图概述
图1是示出本发明概念的的示意图；
图2是使用本发明的SATA发送器的示意图；
图3A是示出当在线性标度内绘出的图2的电阻阵列264，266中的一个的电阻值而图3B示出对数标度上描绘的相同的电阻值；
图4是图2的校准逻辑258的示意图；
图5示出图2和4的电路的信号；以及
图6示出图4中框436的信号。
具体实施方式
图1所示的电路实现了本发明的阻抗校准技术。通过多个并联电阻器102A，102B，102C…102N提供阻抗校准，其中N是整数。通过相应的晶体管104A，104B，104C…104N选择每个电阻器。电阻器的共用端连接到电压源而电阻器的选择端连接到电阻器106，电阻器106的另一引线接地。每个电阻器104A，104B，104C…104N分别用作由线108A，108B，108C…108N上的信号所控制的开关。这些信号是移位寄存器110的输出。也可以使用具有类似特性的另一种寄存器装置。晶体管104打开越多，阵列的阻抗就变得越小。
移位寄存器110由触发器112A，112B，112C…112N组成，且由串行输入122连接到触发器112A。移位寄存器内每个触发器的输出连接到下一个触发器的输入而每个输出用作移位寄存器的输出。因此，触发器112A的输出连接到线108A，触发器112B的输出连接到线108B，触发器112C的输出连接到线108C而触发器112N的输出连接到线108N。触发器具有连接到信号LOGIC_CLK的共用时钟线116且还具有连接到信号CLR的共用复位线114。并联电阻器102和电阻器106连接处的节点由线140通过多路调制器136的“A”输入和多路调制器138的“B”输入连接到比较器130的输入。多路调制器136的“B”输入和多路调制器138的“A”输入连接到电阻器144和148之间的节点146。电阻器144的末端连接到正电压而电阻器148的末端接地。线132和134上的多路调制器136、138的输出分别由线124上的信号SELECT_A选择。线132上的多路调制器136的输出被提供到比较器130的倒相输入而线134上的多路调制器138的输出被提供到比较器130的非倒相输入。比较器具有差分输出126、128，它们依次分别是到多路调制器120的“A”和“B”输入。到被选作线122上输出的多路调制器120的输入，并由线124上的信号SELECT_A控制。
如果假定信号SELECT_A施加到多路调制器126、136、138来选择“A”输入，则节点146的电压施加到比较器130的非倒相输入而线140上的电压被施加到比较130的倒相输入。随后，比较器130比较这两个电压来产生逻辑输出，该逻辑输出通过多路调制器120被提供到移位寄存器110的串行输入122。当线140上的电压比节点146上的电压高时，这是当电阻器102阵列和电阻器106的阻抗比小于电阻器144和148的阻抗比时产生的，则移位寄存器110在线116上的每个时钟脉冲LOGIC CLK处接收逻辑零信号。这将关闭更多的晶体管104来增加阵列的阻抗。相反地，当线140上的电压低于节点146的电压时，移位寄存器将接收一串逻辑一，它将用来打开更多的晶体管104，从而将降低阵列的阻抗。电路将在信号LOGIC_CLK的N周期内稳定，完成阻抗的校准。
如果移位寄存器110初始由线114上的信号CLR复位，则可以减少电路完成阻抗校正所需的时间。如果移位寄存器110被初始复位且所有的输出线108承载逻辑0，则可以预计当电路工作进行时，移位寄存器110接收连续的一串逻辑1紧接着逻辑0。通过使用逻辑电路监控某些输出上的信号，可以在电路工作N个时钟周期之前检测到阻抗校准的完成。如果移位寄存器没有初始复位且因此该输出随机承载0和1，则移位寄存器接收0和1的复杂模式且必须等待直到N个时钟周期完成，从而确保阻抗校准的完成。
另一个问题是比较器120通常具有有限的输入补偿电压(offset_voltage)并因此当其输入之间的电压绝对差小于比较器的输入补偿电压时会误判输入比较。在阻抗校准中该误判引起有限误差。为了降低该误差，要初始将移位寄存器110复位且采用多路调制器126、136、138来检测比较器130何时做出误判。图5示出信号SELECT_A。该信号用于使多路调制器工作从而线140上的电压和节点146处的电压最终施加到比较器130的每个倒相和非倒相输入端且比较器130的每个非倒相和倒相输出最终由多路调制器120选择为输出。当线140上的电压比节点146处的电压高且绝对差大于比较器130的输入补偿电压时，多路调制器120的输出值总是逻辑0，不管选择A或B。类似地，当节点146处的电压低于线140上的电压且，绝对差大于比较器130的输入补偿电压时，多路调制器的输出值总是逻辑1，不管选择多路调制器126、136、138的A或B输入端。然而，当线140上的电压和节点146的电压之间的绝对电压差小于比较器的输入补偿电压时，比较器130在其输入电压比较使产生误判且当线124上的时钟脉冲SELECT_A进行时，多路调制器输出一串交替的逻辑0和逻辑1。因此，如果移位寄存器110被初始复位且提供时钟脉冲SELECT_A和LOGIC_CLK，则移位寄存器110接收一串逻辑值1、1、1、…、1、0、1、0、…1、0、0、…、0。通过使用逻辑电路监控移位寄存器110的某些输出，可以测量交替的逻辑0和逻辑1的范围或由比较器130误判的持续时间，其中其输入电压在其输入补偿电压范围内。从而，可以在交替逻辑0和1范围内确定中心点作为可能的工作点来提供阻抗校准中的最小误差。
图2示出应用到示作200的SATA发送器的图1概念。发送器268具有差分输出T+和T-，它们每一个分别通过电阻器270和272连接到发送线274、276。主机接收器(host receiver)的输入阻抗示意性地示作电阻器278，它耦合两条发送线。SATA发送的规格在发送的信号中要求250mV的振幅。如本技术领域内的熟练的技术人员已知的，如果发送器的输出是500mV的振幅且由电阻器270和272表示的发送器阻抗较佳地和发送线阻抗匹配，则发送线上的电压振幅将是250mV。为了将发送线的输出阻抗匹配，电阻器270具有并联的电阻器阵列266而电阻器272具有并联的电阻器阵列264。电阻器阵列包括多个并联的电阻器，它们每一个可以被选择来改变阵列的阻抗。
图3A示出和电阻器并联的阵列的阻抗，它是大量的激活的单个电阻通路的结果。在图3A中，阻抗标绘在线性标尺上。除了阵列的阻抗标绘在对数标尺上，图3B和图3A是一样的。如可以从图3B所观察的，选择阵列中的电阻器值从而阻抗对数性地从100到25欧姆变化。阻抗校准中的最大误差是来自图3中每个点的阻抗值的差。因此，虽然当改变对数方式的阻抗时误差随目标阻抗变化，但所有误差与目标比是恒定的。这是很重要的，因为信号反射的系数由这个比来确定而非阻抗值本身来确定。
回到图2，由校准逻辑电路258通过线260和262选择阵列中的电阻器。联系图4更详细地说明校准逻辑258的电路。
发送器268的差分输出通过线218和219耦合到比较器电路。信号线218通过电容器214电容耦合到比较器电路且线219上的信号通过电容器234电容耦合到比较器电路。电容器214的第二端通过线216耦合到多路调制器242的“B”输入。电容器234的第二端通过线238耦合到多路调制器240的“A”输入。电容器234的第二端还耦合到晶体管226的源极，此晶体管226的漏极连接到晶体管220的源极。晶体管220的漏极连接到电容器214的第二端。晶体管220和226的栅极通过线224连接且连接到由时钟产生器202通过线204所产生的RESET信号。用于图2电路工作的RESET信号和另外信号在图5中示出。
电阻器228、230和232耦合在正电压源和接地之间。电阻器228和230之间的节点耦合到第一和第二多路调制器的另一个输入；即，至多路调制器240的“B”输入和多路调制器242的“A”输入。电阻器230和232之间的节点通过线222耦合到晶体管226的漏极和晶体管220的源极。多路调制器240的输出是线244上信号IN+，它被输入到比较器248的倒相输入。多路调制器242的输出是线246上的信号IN-，它被输入到比较器248的非倒相输入。比较器248具有线250和252上的差分输出，它们都被输入到多路调制器254。线250上的比较器248的非倒相输出被耦合到多路调制器254的“A”输入而线252上的比较器248的倒相输出耦合到多路调制器254的“B”输入。线256上的多路调制器254的输出被输入到校准逻辑电路258。
多路调制器240、242、254的每一个都连接到线206上的信号SELECT_A。比较器248还耦合到线208上的信号COMP_CLK。校准逻辑电路258还耦合到线210上的信号LOGIC_CLK而发送器耦合到线212上的信号PULSE_TX。
在SATA发送器中，参见图3，随着并联连接的通路数量增加，发送器的每个引线的输出处阻抗以对数方式从100到25欧姆变化。发送器由来自时钟产生器202的信号PULSE_TX驱动，它是连续的高/低模式。比较器248比较节点TXD和TXB处的电压。这些节点处的高和低电压之间的电压差ΔVHL由发送器电缆Z0的阻抗和发送器ZT的输出阻抗确定为
ΔVHL＝ΔVTHL×Z0/(Z0+ZT)
其中，ΔVHL是节点T+或T-处的高和低之间的电压差。对于SATA发送器，ΔVHL必须是250mV。因此，如果输出阻抗和发送器电缆的阻抗匹配，即Z0＝ZT，则ΔVTHL需要是500mV。应注意，当阻抗匹配且和阻抗值无关时，ΔVHL总是250mV。还应注意，节点TXD和TXDB的DC电平是不确定的因为这些取决于主机接收器278的输入阻抗，而该主机接收278的输入阻抗是未知的。因此，ΔVHL通过电容器214和234AC耦合到比较器而由电阻器228、230和232产生的DC电压VCM通过晶体管220和226耦合到电容器。随后，比较器比较AC耦合电压和基准电压VREF，其中VREF＝(VCM+0.25V)。在执行了电压比较之后，晶体管220和226打开以便将节点TXDC和TXDCB处的电压复位到VCM。在比较期间，晶体管保持为关。
比较器通常具有有限输入补偿电压并因此当比较器的输入之间的电压绝对差小于其输入补偿电压时，它将误判输入比较。该误判造成阻抗校准的有限误差。为了降低该误差，校准逻辑电路258被复位到0且利用多路调制器240、242和254来检测比较器何时做出误判。这三个多路调制器由时钟脉冲信号SELECT_A所控制从而选择所有的“A”或“B”输入。当信号SELECT_A进行时，电压TXDC和TXDCB被分别施加到多路调制器240和242的输入。可供选择地，输入克切换到电压VREF。因此，当选择“A”输入时，线238上的信号TXDC施加到比较器248的倒相输入作为信号IN+，而VREF被施加到比较器的非倒相端作为信号IN-。在下一个周期上，电压VREF通过线236施加到比较器248的倒相输入，而信号TXDCB通过线216施加到比较器的非倒相输入。同时，通过多路调制器254最终选择并输出比较器的每个非倒相和倒相输出。当TXDC或TXDCB上的电压低于电压VREF且其绝对差大于比较器248的输入补偿电压时，多路调制器254的输出值总是逻辑1而不管选择三个多路调制器输入端的哪一侧。当TXDC或TXDCB上的电压高于电压VREF且其绝对差大于比较器的输入补偿电压时，多路调制器254的输出值总是逻辑0。但是，当信号TXDC或TXDCB和电压VREF之间的绝对电压差小于输入补偿电压时，比较器在比较其输入电压上做出误判且在时钟脉冲SELECT_A进行时，线256上的输出信号是一串交替的逻辑0和逻辑1。在校准逻辑258已经复位且校准开始后，校准逻辑电路258接收一串逻辑值，1、1、1、…、1、0、1、0、…1、0、0、0、…、0。通过用逻辑电路监控逻辑值，可以测量交替的逻辑0和1的范围，或由比较器误判的持续时间，其中其两个输入电压在其输入补偿电压内。这使得可以确定交替的逻辑1和0的范围的中间点，它可能提供阻抗校准中的最小误差，参见图4。
现在参考图4，用于实施校准漏极258的电路示作400。该电路包括两个移位寄存器402、404，它们每个都包含30个触发器分别从O1到O30和从F1到F30。移位寄存器404的触发器的输出耦合到一串输入AND门420、422、424、426、428、430的每一个的一个输入；它们的另外输入耦合到来自线488上的OR门484的信号TC_FIN输出。移位寄存器402的触发器的输出耦合到两个输入AND门406、408、410、412、414、416的一个输入。应注意，所有移位寄存器402的级O1…ON和移位寄存器404的F1…FN具有分别连接到其的AND门，诸如406和420。为了清楚，不描述的级的AND门没有标号。这些AND门的另一个输入分别耦合到AND门420、422、424、426、428和430的输出。移位寄存器402的奇级的AND门输出，即AND门406、410和414耦合到连接到图2的线260的总线490。偶级的输出，即AND门408、412和416耦合到连接到图2的线262的总线492。为了选择阵列的电阻器，30个输出中的每一个连接到图2两个电阻器阵列中的一个中的15个电阻器通路中的一个。两个移位寄存器都在端434接收数据，端434连接到图2的线256。所有的移位寄存器402和404的级都连接来接收端432处的信号CLR。图5中示出该信号。用于移位寄存器404的时钟信号是AND门472的输出而时钟信号移位寄存器402是AND门476的输出。信号LOGIC_CLK通过图2的线210被施加到端460。该信号通过线462被施加到触发器438和442的时钟输入而通过倒相器464施加到触发器448的时钟输入。触发器438的数据输入连接到数据端434而触发器438的输出连接到触发器442的数据输入。触发器442的输出连接到两个输入AND门446的一个输入，另一个输入耦合到触发器438的输出。触发器446的输出连接到触发器448的数据输入。触发器448的输出通过线450连接到触发器452的时钟输入。触发器452的输出连接到两个输入AND门456的一个输入，它的另一个输入连接到触发器448的输出。触发器452的倒相输出连接到该触发器的输入，门456的输出通过线458耦合到多路调制器470的“A”输入。触发器442的输出和触发器438的输出还耦合到两个输入AND门466的输入，它的输出是线468上的信号SEL_A，它连接到多路调制器470的开关输入。施加到AND门466输入的信号还施加到NOR门480的输入。NOR门480的输出通过线482施加到两个输入OR门484的一个输入。OR门484的另一个输入是移位寄存器402的触发器030的串行输出。多路调制器470的“B”输入耦合到数据输入端434而多路调制器470的输出耦合到两个AND门472的一个输入。AND门472的另一个输入连接来通过线462接收信号LOGIC_CLK。两个输入AND门476具有通过线474耦合到数据端434的一个输入和通过线462耦合到信号LOGIC_CLK的第二输入。
电路436确定比较器248的输出包含交替的逻辑1和0。电路436的信号波形在图6中示出。仅当触发器438和442的输出分别是0和1时，AND门446产生逻辑1。如果比较器的输出包括交替的0和1，则由AND门446产生的信号是时钟信号LOGIC_CLK(参见信号A1，图6)的频率的一半。触发器452将AND门446的输出除以2来产生仅包含一半逻辑1的信号(信号D2，图6)。
当数据输入(比较器248的输出)是一串逻辑1时，信号SEL_A变成0，因此选择多路调制器470的“B”输入。AND门476和472作为时钟滤波器从而移位寄存器402、404只看见逻辑1。当由比较器248接收的信号在补偿范围外时，从AND门472、476发送到移位寄存器402、404的信号是一致的
当由比较器248接收的信号在补偿范围内，则比较器248产生交替的1和0且信号SEL_A变成逻辑1。逻辑1被施加到多路调制器470的开关输入并使其选择输入“A”，它是线458上的AND门456的输出。该信号，如图6中信号A2所示，将在触发器452输出处使逻辑1的持续时间减半，如图6中信号D2所示。因此，当交替的逻辑1和0从比较器248输出时，AND门472每4个时钟周期产生逻辑1且移位寄存器404接收由移位寄存器402所接收的逻辑1的一半。
为了避免使用触发器的计时误差问题，触发器448用来提供半个LOGIC_CLK周期的延迟。
移位寄存器402和404两者只接收逻辑1而逻辑0被忽略。来自上面移位寄存器中触发器O1，…，O30的输出控制电阻器阵列中的电阻的状态，直到比较器输出两个0且信号TC_FIN达到逻辑1。当比较器的输出处的电压差大于比较器的补偿且比较器输出一串逻辑1时，移位寄存器404还接收所有的逻辑1。但是，当信号在比较器的补偿范围内时，移位寄存器404只接收一半的逻辑1。当校准完成时，信号TC_FIN被设定为逻辑1且移位寄存器402内的数据由移位寄存器404内的补偿取消(offset-canceled)的数据代替，现在它将具有最小误差的校正值。
例如，假定比较器具有“a”mV的补偿电压且目标阻抗和发送线Z0的阻抗相同。发送器输出500mV的脉冲且发送线上的脉冲应是250mV。比较器将具有250+amV和250-amV的阈值电压。比较器交替比较信号TXD和TXDB。因此，比较器将在250-amV电压时开始输出交替的逻辑0和1而在250+amV电压时停止输出。这些电压对应于Z0(250+a)/(250-a)和Z0(250-a)/(250+a)欧姆的阻抗值。移位寄存器402接收所有的逻辑1，不管信号是在阈值内还是在阈值外。当信号在补偿范围之外时，移位寄存器404接收每个逻辑1。当信号在补偿范围内时，它接收一半的逻辑1。因此，在移位寄存器402停止接收逻辑1的点处，输出阻抗将是Z0(250-a)/(250+a)，且将比目标Z0小。因此，需要退回到一个特定点。所需退回的量取决于补偿电压的量。但是，因为已经使用对数阻抗变化，目标阻抗在补偿范围内中途返回。因此，需要退回比较器已输出的交替1和0的一半数量。移位寄存器404将自动具有正确应答。NOR门480和OR门484用来探测连续的0，它意味着校正已完成或检测移位寄存器404端的逻辑1，这意味着对于这种情况校准电路没有足够容量。对于检测到这两种情况的任何一种，则校准停止。
虽然已经特别地示出并参考其第三实施例描述了本发明，但本技术领域内的熟练技术人员可以理解，可以对本发明进行各种变化和修改而不背离由所附权利要求书所限定的本发明的精神和范围。

Claims (10)

1.一种用于串行ATA(SATA)接口的发送器，其特征在于，包括：
发送器电路，它具有差分输出；以及
阻抗匹配电路，它包括：
一对电阻器，一个所述电阻器和发送器电路的每个差分输出串联；
一对电阻器阵列，一个所述阵列和每个所述串联电阻器并联，每个所述阵列具有多个可选择的电阻器；
校准电路，它耦合到所述可选择的电阻器从而选择每个阵列中电阻器将其并联耦合到各个串联电阻。
2.如权利要求1所述的发送器，其特征在于，所述校准电路包括：
第一移位寄存器，它具有到多个级的串行输入，每个级具有耦合到第一或第二阵列中电阻器的独立输出，其中校准电路还包括比较器，它具有差分输入和输出；
第一和第二多路调制器，各自有一个输出耦合比较器的一个差分输入上，且各自具有耦合到阻抗匹配电路输出的第一输入AC及耦合到基准源的第二输入；
第三多路调制器，它具有耦合到比较器差分输出的各引线的输入，并具有耦合到第一移位寄存器的串行输入的输出。
3.如权利要求2所述的发送器，其特征在于，还包括：
补偿校正电路，其中当发送器输出在比较器的补偿范围外时，第一移位寄存器接收来自第三多路调制器输出的所有逻辑1，而当发送器输出在比较器的补偿范围内时，接收来自第三多路调制器输出的一半逻辑1；
且还包括第二移位寄存器，它耦合到第三多路调制器的输出，当发送器输出在比较器的补偿范围内或外时，该第二移位寄存器接收所有来自第三多路调制器的逻辑1；以及
逻辑电路，它耦合到第三多路调制器的输出且耦合到第一和第二移位寄存器的输出，从而确定校准何时完成。
4.一种使用如权利要求1-3所述的发送器的串行ATA(SATA)系统，其特征在于，包括：
发送线，它耦合到每个电阻器阵列的输出节点，每个发送线具有特性阻抗；
主机接收器，它耦合到每个发送线且具有输入阻抗；
由此，通过校准电路将输出阻抗校准到发送线的AC阻抗和主机接收器的DC输入阻抗。
5.如权利要求4所述的SATA系统，其特征在于，所述校准电路包括：
第一移位寄存器装置，它具有到多个级的串行输入，每个级具有耦合到第一或第二阵列内电阻器的独立输出；
差分输入和输出；
第一和第二多路调制器，各自具有一输出耦合到比较器的一个差分输入，且各自具有耦合到阻抗匹配电路输出的第一输入AC及耦合到基准源的第二输入；以及
第三多路调制器，它具有耦合到比较器差分输出的每个引线的输入，且具有耦合到第一移位寄存器的串行输入的输出。
6.如权利要求5所述的SATA系统，其特征在于，还包括：
补偿校正电路，其中当发送器输出在比较器的补偿范围外时，第一移位寄存器接收来自第三多路调制器输出的所有逻辑1，而当发送器输出在比较器的补偿范围内时接收来自第三多路调制器输出的一半逻辑1；
且还包括第二移位寄存器，它耦合到第三多路调制器的输出，当发送器输出在比较器的补偿范围内或外时，该第二移位寄存器接收来自第三多路调制器的所有逻辑1；以及
逻辑电路，它耦合到第三多路调制器的输出，且耦合到第一和第二移位寄存器的输出，从而确定校准何时完成。
7.一种校正串行ATA(SATA)发送器的输出阻抗方法，其特征在于，包括：
在发送器差分输出的每个引线中提供电阻器，每个电阻器耦合到具有特性阻抗的发送线；
提供与每个电阻器并联的电阻器阵列，每个阵列具有多个可选择的电阻器；
从每个阵列中选择一个或多个电阻器来校准发送器的输出阻抗以便以最小误差与每个发送线的特性阻抗相匹配。
8.如权利要求7所述的方法，其特征在于，所述选择步骤包括：
将发送器的每个针脚的电阻器和发送线之间每个节点的AC信号和基准相比较以便产生逻辑信号；以及
使用该逻辑信号以从每个阵列中选择一个或多个电阻器。
9.如权利要求7或8所述的方法，其特征在于，所述使用步骤包括：
当发送器信号在比较器的补偿之外时，将逻辑1信号提供到第一寄存器装置的输入，而当发送器信号在比较器的补偿范围内时，将一半的逻辑1信号提供到第一移位寄存器的输入；其中逻辑1信号提供到第一移位寄存器的输入；且
当已经为发送器输出阻抗的最小误差而选择了阵列中的电阻器时，终止校准方法。
10.如权利要求7-9所述的方法，其特征在于，还包括：
第二移位寄存器，当发送器信号在补偿范围外和在比较器的补偿范围内时，它都接收从比较器输出的所有逻辑1信号，且其中利用来自第一移位寄存器的输出选择阵列的电阻器。
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