CN1499546A

CN1499546A - 电容器，布线基板，退耦电路以及高频电路

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Publication number: CN1499546A
Application number: CNA2003101047204A
Authority: CN
Inventors: 佐藤恒
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2002-10-30
Filing date: 2003-10-30
Publication date: 2004-05-26
Anticipated expiration: 2023-10-30
Also published as: CN100437850C

Abstract

本发明涉及电容器，布线基板，退耦电路以及高频电路。本发明的电容器(10)具备形成了经过电介质体层(2)相对的第1导体层(3a)以及第2导体层(4a)；把第1导体层(3a)之间连接起来的第1贯通导体(5a)；把第2导体层(4a)之间连接起来的第2贯通导体(6a)的第1电容器部分(11)，形成了经过电介质体层2相对的第3导体层(3a)以及第4导体层(4a)；把第3导体层(3a)之间连接起来的第3贯通导体(5b)；把第4导体层(4b)之间连接起来的第4贯通导体(6b)的第1电容器部分(12)，沿着叠层方向一体地形成第1电容器部分(11)和第2电容器部分(12)。

Description

电容器，布线基板，退耦电路以及高频电路

技术领域

本发明涉及电容器，布线基板，退耦电路以及高频电路，特别是，涉及在高频区域中能够有利地适用的电容器，以及使用该电容器构成的布线基板，退耦电路以及高频电路。

背景技术

作为代表性的电容器，以叠层电容器为例进行说明。

在使用叠层电容器的等效电路中，在把电容器的静电电容记为C，等效串联电感(ESL；等效串联电感)记为L时，谐振频率(f0)用

f0＝1/[2π×√(L×C)]的关系表示。从该式可知，如果ESL低，则谐振频率(f0)升高，能够在更高的频域中使用。因此，为了在微波区域中使用叠层电容器，需要谋求更低的ESL。

另外，叠层电容器为了用于在工作站或者个人计算机等微处理单元(MPU)的MPU芯片中供给电源，伴随着近年来的MPU的高速、高频化，要求降低ESL。

另外，通常作为退耦电容器连接在布线基板上的叠层电容器也伴随着近年来的MPU的高速、高频化，要求低ESL化。

这里，根据图4(a)、(b)简单地说明以往的叠层电容器。图4(a)是示出第1以及第2导体层的重叠状态的(b)的Y-Y线平面剖面图。图4(b)是(a)的X-X线侧面剖面图。

图4所示的以往的叠层电容器50分别在电介质层52的一个主面上形成着第1导体层53，在另一个主面上形成着第2导体层54。层叠多个这些电介质层52。另外，在这些电介质层52的厚度方向形成着第1以及第2贯通导体55、56。第1贯通导体55连接到第1导体层53，第2贯通导体56连接到第2导电层54。这样，构成叠层体51。

而且，第1以及第2贯通导体55、56露出到叠层体51的一方的最外层表面，分别连接第1以及第2连接端子57、58。这样，构成2端子的叠层电容器50。

进而，在第1叠层体53内，与第2贯通导体56形成不连接的第1非导体形成区63，在第2导体层54内，形成分别与第1贯通导体55不连接的第2非导体形成区64。

而且，第1以及第2贯通导体55、56如图4(a)所示，沿着第1以及第2导体层53、54的整个区域，交替地配置成网格形(参考专利文献1至4)。

[专利文献1]

特开平7-201651号公报(3-5页，图1-5)

[专利文献2]

特开平11-204372号公报(4-6页，图1-4)

[专利文献3]

特开2001-148324号公报(4-7页，图1-6)

[专利文献4]

特开2001-148325号公报(5-7页，图1-9)

然而，如果依据上述叠层电容器50，则为了谋求降低ESL，则要考虑增加第1以及第2贯通导体5、56的同时，减小这些第1以及第2贯通导体55、56中心之间的距离的方法。

但是，如果这样做，则由于第1以及第2导体层53、54内的非导体形成区63、64的面积增大，因此存在着不能够增大叠层电容器50的静电电容的问题。

本发明是鉴于上述的问题而产生的，其目的在于提供能够用简单而且廉价制造方法，实现低ESL而且高容量的电容器。

本发明的其它目的在于提供使用上述那样的电容器构成的布线基板，退耦电路或者高频电路。

发明的内容

本发明的电容器具备第1电容器部分和第2电容器部分，其中，第1电容器部分形成多个叠层了的电介质层；在电介质层之间交替配置而且相对的第1导体层以及第2导体层；用非导体形成区与上述第2导体层隔开而且把上述第1导体层之间连接起来的多个第1贯通导体；用非导体形成区与上述第1导体层隔开而且把上述第2导体层之间连接起来的多个第2贯通导体，第2电容部分形成多个叠层了的电介质层；在各个电介质层之间交替配置而且相对的第3导体层以及第4导体层；用非导体形成区与上述第2导体层隔开而且把上述第3导体层之间连接起来的第3贯通导体；用非导体形成区与上述第1导体层隔开而且把上述第4导体层之间连接起来的第4贯通导体，沿着电介质层的厚度方向把第1电容器部分和第2电容器部分形成为一体，上述第1贯通导体和上述第2贯通导体的总计数或者配置密度比上述第3贯通导体和第4贯通导体的总计数或者配置密度多或高，而且，上述第1贯通导体的至少一个连接到上述第3贯通导体，上述第2贯通导体的至少一个连接到上述第4贯通导体。

如果依据本发明的电容器，则特征在于第1以及第2贯通导体的总计数比第3以及第4贯通导体的总计数多。另外第1以及第2贯通导体的配置密度比第3以及第4贯通导体的配置密度高。而且，第1以及第2贯通导体的至少一个电连接到第3以及第4贯通导体。

即，在第1电容器部分中，由于能够增多第1以及第2贯通导体的导体总计数，因此缩短电流沿着电容器的两个端子之间流动的距离，从而降低由电流感应的磁通产生的自电感以及互电感成分。由此，能够降低电容器总体的等效串联电感(ESL)。

另一方面，在第2电容器部分中，由于能够减少第3以及第4贯通导体的数量，因此能够使第3导体层与第4导体层的相对面积增加。由此，能够使第2电容器部分小型、大容量化。

根据这些效果，能够提供实现了低ESL而且高容量的电容器。另外，由于不需要大规模地变更以往的生产线，因此成为简单而且廉价的制造方法。

另外，依据这些特性，本发明的电容器在高速动作的电路，具备以高频信号动作的电路的布线基板，退耦电路或者高频电路中特别有效。

进而，本发明的电容器有效地利用高速而且大容量的特征，用作为连接到用于MPU芯片中具备的MPU模块的电源电路的退耦电路也很有利。

附图说明

图1示出本发明的叠层电容器，(a)示出X-X线纵剖面图，(b)是示出第1、第2导体层的重叠状态的Y-Y线平面剖面图，(c)是示出第3、第4导体层的重叠状态的Z-Z线平面剖面图。

图2示出本发明的叠层电容器的其它实施形态，(a)示出V-V线纵剖面图，(b)是示出第2导体层的充电状态的W-W线平面剖面图。

图3是示出把本发明的叠层电容器用作为退耦电容器的MPU模块的构造例的剖面图。

图4示出以往的叠层电容器，(a)是示出第1、第2导体层的重叠状态的平面图，(b)是剖面图。

具体实施方式

以下，参照附图详细地说明本发明的实施形态。

图1示出作为本发明的电容器的一个例子叠层电容器，(a)是X-X线纵剖面图，(b)是示出第1、第2导体层的重叠状态的Y-Y线平面剖面图，(c)是示出第3、第4导体层的重叠状态的Z-Z线平面剖面图。

图1中，叠层电容器10在叠层了多个电介质层2的叠层体1的一方表面上形成第1以及第2连接端子7a、8a，同时，在叠层体1的另一方背面形成第3以及第4连接端子7b、8b。进而，叠层体1沿着叠层方向与第1电容器部分11以及第2电容器部分12接合。第1电容器部分11与第2电容器部分12的平面形状相同。

第1电容器部分11分别形成多个被叠层了的电介质层2；配置在电介质层2之间，经过电介质层2相对的第1导体层3a以及第2导体层4a；贯通电介质层2的厚度方向，把第1导电层3a之间连接起来的第1贯通导体5a；把第2导体层4a之间连接起来的第2贯通导体6a。进而，第1以及第2贯通导体5a、6a露出叠层体1的一方的表面，分别连接到第1以及第2连接端子7a、8a。而且，在第1导体层3a内，形成与第2贯通导体6a不连接的第1非导体形成区13a，在第2导体层4a内，形成与第1贯通导体5a不连接的第2非导体形成区14a。

另一方面，第2电容器部分12分别形成多个被叠层了的电介质层2；配置在电介质层2之间，经过电介质层2相对的第3导体层3b以及第4导体层4b；贯通电介质层2的厚度方向，把第3导电层3b之间连接起来的第3贯通导体5b；把第4导体层4b之间连接起来的第4贯通导体6b。进而，第3以及第4贯通导体5b、6b露出叠层体1的一方的背面，分别连接到第3以及第4连接端子7b、8b。而且，在第3导体层3b内，形成与第4贯通导体6b不连接的第3非导体形成区13b，在第4导体层4b内，形成与第3贯通导体5b不连接的第4非导体形成区14b。

根据以上的构造，虽然第1电容器部分11的第1贯通导体5a连接到沿着厚度方向叠层了的第1导体层3a，但是由于同时以非接触状态贯通第2导体层4a的第2非导体形成区14a，因此在第2导电层4a中不导通。同样，虽然第1电容器部分11的第2贯通导体6a连接到沿着厚度方向叠层了的第2导体层4a，但是由于同时以非接触状态贯通第1导体层3a的第1非导体形成区13a，因此在第1导体层3a中不导通。另外，在第2电容器部分12一侧，对于第3贯通导体5b，第4贯通导体6b也相同。

这里，第1贯通导体5a和第2贯通导体6a的配置密度比第3贯通导体5b和第4贯通导体6b的配置密度高。因此，由于第1电容器部分11与第2电容器部分12的平面形状相同，从而第1电容器部分11的第1贯通导体5a和第2贯通导体6a的导体总计数也比第2电容器部分12的第3贯通导体5b和第4贯通导体6b的导体总计数多。

另外，第1电容器部分11的第1贯通导体5a的至少一个连接到第2电容器部分的第3贯通导体5b，同样，第2贯通导体6a的至少一个连接到第4贯通导体6b。

另外，为了缩短电流流过的距离的同时，相互抵消由电流感应的磁通，第1贯通导体5a和第2贯通导体6a交替地形成为网格形。

电介质层2由以钛酸钡为主要成分的非还原性电介质材料以及包括玻璃成分的电介质材料构成，该电介质层2如图1(a)所示，沿着上方叠层构成叠层体1。另外，电介质层2的形状、厚度、叠层体数能够根据电容值任意改变。另外，作为电介质层2，还可以使用具有其它的MFeO₃构造的陶瓷材料或者有机强电介质材料。

第1导体层3a～第4导体层4b由以Ni、Cu或者它们的合金为主要成分的材料构成，其厚度为1～2μm。另外，第1贯通导体5a～第4贯通导体6b由以Ni、Cu或者它们的合金为主要成分的材料构成。另外，连接端子7a、8a、7b、8b使用焊盘或者球形焊锡等。

其次，说明本发明的叠层电容器10的制造方法。另外，在图1等中，各个符号在烧结的前后没有区别。

首先，在成为第1电容器部分11的电介质层的大面积的绿色陶瓷片2中，通过导电性胶的印刷·干燥分别形成作为第1以及第2导体层的导体膜3a、4a。这时，还同时形成第1以及第2非导体形成区13a、14a。进而，在成为第2电容器部分12的电介质体层的绿色陶瓷片2中，通过导电性胶的印刷·干燥分别形成作为第3以及第4导体层导体膜3b、4b。这时，还同时形成第3以及第4非导体形成区13b、14b。

接着，把形成了导体膜3a、4a的绿色陶瓷片2交替地层叠所需要的片数，形成抽取第1电容器部分11的大面积的叠层体。同样，把形成了导体膜3b、4b的绿色陶瓷片2交替地层叠所需要的片数，形成抽取第2电容器部分12的大面积的叠层体。

接着，通过激光的照射或者使用了微穿孔或晃动的冲切法，在抽取出第1电容器部分11的叠层体的表面形成导体膜3a、4a，形成沿着厚度方向贯通绿色陶瓷片2的贯通孔。进而，通过在该贯通孔中充填导电性胶，形成作为第1以及第2贯通导体的导体部分5a、6a。这里，形成为使得成为第1电容器部分11的第1贯通导体5a的贯通孔以接触状态贯通第1导体层3a，以非接触状态贯通第2导体层4a的第2非导体形成区14a，成为第2贯通导体6a的贯通孔以接触状态贯通第2导体层4a，以非接触状态贯通第1导体层3a的第1非导体形成区13a。

同样，在抽取出第2电容器部分12的叠层体的表面形成导体膜3b、4b，形成沿着厚度方向贯通绿色陶瓷片2的贯通孔。进而，通过在该贯通孔中充填导电性胶，形成作为第3以及第4贯通导体的导体部分5b、6b。这里，形成为使得成为第2电容器部分12的第3贯通导体5b的贯通孔以接触状态贯通第3导体层3b，以非接触状态贯通第4导体层4b的第4非导体形成区14b，成为第4贯通导体6b的贯通孔以接触状态贯通第4导体层4b，以非接触状态贯通第3导体层3b的第3非导体形成区13b。

接着，层叠上述抽取出第1电容器部分11、第2电容器部分12的大型叠层体。这时，进行对位使得形成在第1电容器部分11的第1贯通导体5a的一个连接到形成在第2电容器部分12的第3贯通导体5b，而且，形成在第1电容器部分11的第2电容器6a的一个连接到形成在第2电容器部分12的第4贯通导体6b，同时沿着垂直方向层叠。

接着，把大型叠层体通过剪断刀加工，切割方式等切断，得到未烧结状态的叠层体1。

另外，代替以上的形成贯通孔的工艺，也可以在成为电介质体层的绿色陶瓷片2上，根据使用了微穿孔或者晃动的冲切法等，预先开出贯通孔，根据筛网印刷法，在绿色陶瓷片2上印刷成为导体层3a～4b的导体膜的同时，通过在贯通孔中充填导电性胶，形成并且叠层导体部分5a～6b。

接着，对于该未烧结状态的叠层体1，进行了脱粘合处理以后，进行烧结。

这样，可以得到在内部形成第1导体层3a～第4导体层4b，第1贯通导体5a～第4贯通导体6b的同时，第1贯通导体5a的至少一个电连接到第3贯通导体5b，而且第2贯通导体6a的至少一个电连接到第4贯通导体6b，在一方表面露出了第1以及第2贯通导体5a、6a，在另一方背面露出了第3以及第4贯通导体5b、6b的叠层体1。

这时，第1贯通导体5a～第4贯通导体6b由于表面被氧化，因此通过表面研磨去除氧化被膜。

接着，在第1贯通导体5a～第4贯通导体6b的露出部分、形成Ni镀层，Sn镀层。也可以是Au或者Cu的镀层。

接着，根据筛网印刷焊锡胶的方法或者在涂敷了助熔剂以后搭载球焊锡的方法，形成作为连接端子7a、8a、7b、8b的焊锡。然后，通过实施返流处理，形成连接端子7a、8a、7b、8b。另外，在第2电容器部分12中，也可以在第3以及第4贯通导体5b、6b的露出部分中，形成连接端子7b、8b。

这样，可以得到图1所示的叠层电容器10。

图2示出本发明的叠层电容器的其它实施形态，(a)是V-V线纵轴面图，(b)是示出第2导体层的重叠状态的W-W线平面剖面图。

图2中，经过连接导体层5c，第1贯通导体5a与第3贯通导体5b连接，经过连接导体层6c，第2贯通导体6a与第4贯通导体6b连接。

如果依据图2，则在第1电容器部分11与第2电容器部分12之间，形成着图2(b)所示的连接导体层5c、6c。第1贯通导体5a经过连接导体层5c连接到第3贯通导体5b，同样，第2贯通导体6a经过连接导体层6c连接到第4贯通导体6b。

这样，通过在第1电容器部分11与第2电容器部分12的中间配置连接导体层5c、6c，使得配置自由地第3以及第4贯通导体5b、6b，同时，极大地提高两个贯通导体的连接可靠性。

另外，也可以在第1电容器部分11与第2电容器部分12的两个相对面形成该连接电极5c，在第1电容器部分11与第2电容器部分12的两个相对面形成连接电极6c，在其中间添加一片电介质层2，用贯通电介质层2的支承孔导体连接正反面的连接电极。

图3是示出把本发明的叠层电容器10用作为退耦电容器的MPU模块20的构造例的剖面图。

如图3所示，在布线基板21上安装着MPU芯片30。另外，在布线基板21上，安装着本发明的叠层电容器10(A)的同时，在布线基板21的空腔内，收容着本发明的叠层电容器10(B)。而且，叠层电容器10(A)、10(B)都并联连接到电源端子P、G，起到退耦电容器的作用。

在布线基板21的内部，形成着电源侧导体层23以及接地侧导体层24。电源侧导体层23经过电源侧贯通导体25电连接到电源端子P。接地侧导体层24经过接地侧贯通导体26电连接到接地端子G。MPU芯片30的电极分别连接到电源侧导体层23以及接地侧导体层24。

叠层电容器10(A)的第1连接端子7a经过电源侧导体层23、电源侧贯通导体25，连接到电源端子P。叠层电容器10(A)的第2连接端子8a经过接地侧导体层24、接地侧贯通导体26，连接到接地端子G。

这里，叠层电容器10(A)仅利用表面的第1连接端子7a、第2连接端子8a。可以不形成背面的第3、第4连接端子7b、8b。这时，如果没有去除第3、第4贯通导体5b、6b的氧化被膜，则由于能够防止不必要的导通，因此最好不去除第3、第4贯通导体5b、6b的氧化被膜。

叠层体电容器10(B)的第1、第3连接端子7a、7b经过电源侧导体层23，电连接到电源端子P，同时，叠层电容器10(B)的第2、第4连接端子8a、8b经过接地侧导体层24，电连接到接地端子G。

如以上那样，如果依据本发明的叠层电容器10(A，B)，则由于是大容量，低ESL，因此在作为CPU模块20中的退耦电容器使用的情况下，也能够与高速动作充分地对应。

进而，不限于MPU模块20，还能够把叠层电容器10适用在一般的无线通信装置的布线基板中。

另外，本发明不限定于以上的实施形态，在不脱离本发明宗旨的范围内加入各种变更、改良也不会有任何障碍。

实施例

生成图1所示的本发明的叠层电容器10和图4所示的以往的叠层体50，测定了静电电容C以及等效串联电感L。这里，叠层电容器10、50的双方尺寸都是3.2mm×3.2mm，网格形地形成了总计36个第1以及第2贯通导体5a(55)，6a(56)。只有叠层电容器10在中央部分形成总计2个第3以及第4贯通导体5b、6b。

测定的结果，图4所示的以往的叠层电容器50成为C＝7.8μF，L＝20pH，与此相对，图1所示的本发明的叠层电容器10成为C＝15μF，L＝8pH。

从这些结果可知，本发明的叠层电容器10由于第1贯通导体5a和第2贯通导体6a的导体总计数比上述第3贯通导体5b和第4贯通导体6b的导体总计数多，第1贯通导体5a的一个连接到第3贯通导体5b，第2贯通导体6a的一个连接到第4贯通导体6b，因此能够实现低ESL而且大容量的叠层电容器。

Claims

1.一种电容器，特征在于：

具备

第1电容器部分，该第1电容器部分形成多个叠层了的电介质层；在电介质层之间交替配置而且相对的第1导体层以及第2导体层；用非导体形成区与上述第2导体层隔开而且把上述第1导体层之间连接起来的多个第1贯通导体；用非导体形成区与上述第1导体层隔开而且把上述第2导体层之间连接起来的多个第2贯通导体，

第2电容器部分，该第2电容部分形成多个叠层了的电介质层；在各个电介质层之间交替配置而且相对的第3导体层以及第4导体层；用非导体形成区与上述第2导体层隔开而且把上述第3导体层之间连接起来的第3贯通导体；用非导体形成区与上述第1导体层隔开而且把上述第4导体层之间连接起来的第4贯通导体，

沿着电介质层的厚度方向把第1电容器部分和第2电容器部分形成为一体，

上述第1贯通导体和上述第2贯通导体的总计数比上述第3贯通导体和第4贯通导体的总计数配置密度多或高，而且，上述第1贯通导体的至少一个连接到上述第3贯通导体，上述第2贯通导体的至少一个连接到上述第4贯通导体。

2.一种电容器，特征在于：

具备

上述第1贯通导体和上述第2贯通导体的配置密度比上述第3贯通导体和第4贯通导体的配置密度高，而且，上述第1贯通导体的至少一个连接到上述第3贯通导体，上述第2贯通导体的至少一个连接到上述第4贯通导体。

3.根据权利要求1或2所述的电容器，特征在于：

上述第1贯通导体以及第2贯通导体分散配置在电介质层的平面上。

4.根据权利要求3所述的电容器，特征在于：

上述第1贯通导体以及第2贯通导体配置成使得以相同的距离相互邻接。

5.根据权利要求1～权利要求4的任一项所述的电容器，特征在于：

上述第1贯通导体的至少一个与上述第3贯通导体直接连接，上述第2贯通导体的至少一个与上述第4贯通导体直接连接。

6.根据权利要求1～权利要求4的任一项所述的电容器，特征在于：

上述第1贯通导体的至少一个与上述第3贯通导体经过配置在电介质层之间的连接导体层连接，上述第2贯通导体的至少一个与上述第4贯通导体经过配置在电介质层之间的其它的连接导体层连接。

7.一种布线基板，特征在于：

具备权利要求1～权利要求6的任一项所述的电容器。

8.一种退耦电路，特征在于：

具备权利要求1～权利要求7的任一项所述的电容器。

9.一种高频电路，特征在于：

具备权利要求1～权利要求8的任一项所述的电容器。