CN1489196A - 于低介电材料层中形成导电结构的方法 - Google Patents

于低介电材料层中形成导电结构的方法 Download PDF

Info

Publication number
CN1489196A
CN1489196A CNA021311137A CN02131113A CN1489196A CN 1489196 A CN1489196 A CN 1489196A CN A021311137 A CNA021311137 A CN A021311137A CN 02131113 A CN02131113 A CN 02131113A CN 1489196 A CN1489196 A CN 1489196A
Authority
CN
China
Prior art keywords
layer
material layer
low dielectric
dielectric material
conductive structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA021311137A
Other languages
English (en)
Other versions
CN100397611C (zh
Inventor
吴文正
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Priority to CNB021311137A priority Critical patent/CN100397611C/zh
Publication of CN1489196A publication Critical patent/CN1489196A/zh
Application granted granted Critical
Publication of CN100397611C publication Critical patent/CN100397611C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种于低介电材料层中形成导电结构的方法，此方法首先在一基底上形成一第一介电层。接着，在第一介电层上形成一低介电材料层，并且在低介电材料层上形成一第二介电层，其中第一介电层、低介电材料层以及第二介电层以一原位(In－Situ)沉积的方式所形成。之后，进行一微影蚀刻制作工艺，以在第二介电层、低介电材料层以及第一介电层中形成一开口，暴露出基底。继之，在开口中填入一导电层，以形成一导电结构。

Description

于低介电材料层中形成导电结构的方法
技术领域
本发明是有关于一种形成半导体器件的方法，且特别是有关于一种于低介电材料层中形成导电结构的方法。
背景技术
在半导体的制造过程中，导电结构之间通常是以介电材料作为隔离导电结构的绝缘体。其中，导电结构例如是内联机(Interconnect)、栅极或是介层插塞(Plug)。随着半导体器件线宽不断的缩小，相邻的结构之间的间距也随之缩小。因此利用具有低介电常数的介电材料以作为介电层的材料，可以通过减少寄生电容以及降低RC延迟。而一般常用的低介电材料层例如有含氢的硅酸盐(HydrogenSilsesquioxane，HSQ)、含甲基的硅酸盐(Methyl Silsequioxane，MSQ)以及有机介电材料例如对二甲苯聚合物(Parylene)等等。
而公知于介电层中形成导电结构的方法，先在硅基底上沉积一层介电层之后，再利用一微影蚀刻制作工艺，以在介电层中形成一开口，之后再于开口中填入一导电材料即完成导电结构的制作。特别是，目前低介电常数的有机介电材料，例如是对二甲苯聚合物(Parylene)，经常被用来作为介电层的材料。然而，将低介电常数的有机介电材料沉积在硅基底上以作为一介电层时却存在有一问题，就是低介电常数的有机介电材料与硅基底之间的黏着力(Adhesion)不够好。在公知方法中，已有研究是利用于硅基底与有机介电材料之间形成一黏着层以改善两者的黏着力。
然而，由于公知沉积低介电常数的有机介电材料的方法大都是利用一低压化学气相沉积法(LPCVD)或是一常压化学气相沉积法(APCVD)。而在LPCVD机台或APCVD机台中并无法进行有机介电层与无机介电层的原位(In-Situ)沉积制作工艺。因此，在公知方法中为了形成此黏着层将会使得制作工艺复杂化。
发明内容
本发明的目的就是在提供一种于低介电材料层中形成导电结构的方法，以改善公知方法中会有低介电常数的有机介电材料与硅基底之间的黏着力较差的问题。
本发明的另一目的是提供一种于低介电材料层中形成导电结构的方法，以改善公知方法会有制作工艺较为复杂的缺点。
本发明提出一种于低介电材料层中形成导电结构的方法，此方法首先在一基底上形成一第一介电层。接着，在第一介电层上形成一低介电材料层，并且在低介电材料层上形成一第二介电层，其中第一介电层、低介电材料层以及第二介电层以一原位(In-Situ)沉积的方式所形成。在本发明中，第一介电层与第二介电层的材质分别为一无机材质，且第二介电层的厚度大于第一介电层的厚度。其中，第一介电层用来作为一黏着层之用，而第二介电层用来作为一罩幕层之用，而低介电材料层的材质为一有机材质。此外，本发明更包括在有机材质的低介电材料层中掺杂一无机材料，通过以增进有机材质的低介电材料层与无机材质的第一介电层/第二介电层之间的黏着力。在本发明中，形成第一介电层、低介电材料层以及第二介电层的方法利用一等离子体增益型化学气相沉积法，而此等离子体增益型化学气相沉积设备具有一输入管件以通入无机反应气体，以及另一输入管件以通入有机反应气体，以使无机材质层与有机材质层可以以原位沉积的方式形成，甚至可以在沉积有机材质层时掺杂无机材料。在形成第一介电层、低介电材料层以及第二介电层之后，在第二介电层上形成一光阻层，并且以此光阻层为一罩幕进行一第一蚀刻制作工艺，以图案化第二介电层，而形成一第一开口。接着，以光阻层与第二介电层为一罩幕进行一第二蚀刻制作工艺，以图案化低介电材料层，而形成一第二开口。续之，以第二介电层为一罩幕进行一第三蚀刻制作工艺，以图案化第一介电层，而形成一第三开口，并暴露出基底。之后，再于在第三开口填入一导电层，以形成一导电结构。
由于本发明在低介电材料层(有机材质)与基底之间形成有一介电层(无机材质)，因此可以改善两者之间的黏着力。
由于本发明的有机材质的低介电材料层以及无机材质的第一介电层/第二介电层可以以原位沉积的方式形成，因此较公知的方法较为简化。
附图说明
图1是依照本发明一较佳实施例的形成低介电材料层的设备示意图；
图2A至图2E是依照本发明一较佳实施例的于低介电材料层中形成导电结构的流程剖面示意图。
标示说明：
102、104：反应室        106：载气
108：原料               110：无机反应气体
112：冷却井             114、120：泵
116：线圈               118：电极
126：晶圆               128：磁场供应器
130：冷却器             132、134：射频电源供应器
142、144：网络匹配器    136：加热器
200：基底               202：第一介电层
204：低介电材料层       206：第二介电层
208：光阻层             210、212、214：开口
216：导电层
具体实施方式
图1所示，其绘示为依照本发明一较佳实施例的形成低介电材料层的设备示意图；图2A至图2E所示，其绘示为依照本发明一较佳实施例的于低介电材料层中形成导电结构的流程剖面示意图。
请先参照图2A，首先在一基底200上形成一第一介电层202，其中第一介电层202为一无机材质层，其用来改善基底200与后续所形成的有机材质层之间的黏着力。在本实施例中，第一介电层202的材质例如是氧化硅或氮化硅，且其厚度例如是500埃至1500埃。
接着，在第一介电层202上形成一低介电材料层204，其中低介电材料层204为一有机材质层，且有机材质的低介电材料层204中更包括掺杂有一无机材料，通过以提高有机材质的低介电材料层204与第一介电层202之间的黏着力，并提高有机材质的低介电材料层204与后续形成在低介电材料层204上的一无机材质层之间的黏着力。在本实施例中，低介电材料层204的材质例如是低介电常数的高分子聚合物，且其厚度例如是6000埃至40000埃。
之后，在低介电材料层204上形成一第二介电层206，其中第二介电层206为一无机材质层，且第二介电层206的厚度较第一介电层202的厚度厚，其后续用来作为一罩幕层之用。在本实施例中，第二介电层206的材质例如是氧化硅或氮化硅，且其厚度例如是2500埃至3500埃。
在本发明中，第一介电层202、低介电材料层204以及第二介电层206以一原位沉积的方式所形成，且其形成的方法例如是一等离子体增益型化学气相沉积法(PECVD)，而此等离子体增益型化学气相沉积的设备如图1所示。
请参照图1，形成低介电材料层204的原料108放置在反应室102中。在本实施例中原料108例如是双-对二甲苯(di-para-xylylene)或是双-苯环丁烷(bis-benzoeyclobuten，BCB)等其它低介电常数的有机原料。在本实施例中将以双-对二甲苯所形成的低介电材料层204为例以详细说明之，但并非用以限定本发明。
接着，待双-对二甲苯108被加热(约摄氏150度)而挥发成气态之后，透过载气106的带动便可以将双-对二甲苯的气体传送至反应室104中。反应室104的温度为摄氏650度左右，当双-对二甲苯的气体在摄氏650度的温度下，便会由双体形式分解成单体(Monomer)形式，而形成对二甲苯(para-xylylene)。之后，对二甲苯单体便可以通过一输入管件而通入等离子体反应室100中，以进行沉积反应。
在此设备中，连接各反应室的管件上安装有许多阀门，以控制气体的通入与否。另外，在反应室104与等离子体反应室100之间的管件上还连接有另一管路，此管路用来将无用的废气导至冷却井112中，其中冷却井112连接有一泵114，用以将废气抽至冷却井112中。由于对二甲苯气体一旦降至室温温度以下时，便会转变成高分子(Polymer)固态形式，因此在各反应室与管路上皆须通过加热器136以将温度保持在一定的温度，以避免对二甲苯聚合物(parylene)附着在管壁上。同时，当欲将对二甲苯废气排出时，便可以利用泵114将其抽至冷却井112，并将的废弃的固态对二甲苯聚合物(parylene)收集起来。
在此设备中，更包括配置有一无机反应气体反应室110，而反应室110中的无机反应气体可通过另一输入管件而通入至等离子体反应室100中。在本实施例中，无机反应气体包括SiH4、N2、O2、NH3以及Ar。
本此设备中，还包括一线圈116、与线圈116连接的一射频电源供应器132以及与配置在线圈116与射频电源供应器132之间的一网络匹配器142。除此之外，还包括一电极118、与电极118连接的一射频电源供应器134以及配置在电极118与射频电源供应器134之间的一网络匹配器144。通过上述的装置，便可以在等离子体反应室100中产生等离子体，使得所通入的反应气体进行等离子体增益型化学气相沉积反应，而于晶圆126上沈积成薄膜。
另外，在等离子体反应室100的两侧更配置有一磁场供应器128，以提供一磁场于等离子体反应室中100，通过以提高带电粒子的碰撞频率。而在晶圆100的底下还包括配置有一冷却器130，用以控制晶圆126的温度，进而控制晶圆126上的沉积反应的速度。而在整个等离子体反应器100的底下配置有一泵120，以使等离子体反应室100中的压力保持在一低压环境。
因此，利用本发明的沉积设备以形成第一介电层202、低介电材料层204以及第二介电层206(如图2A所示)时，是先由一输入管件将反应室110中的无机反应气体通入至等离子体反应室100中，以于晶圆126上形成第一介电层202。之后，再由另一输入管件将反应室104中的低介电常数的有机原料气体通入至等离子体反应室100中，以于第一介电层202上形成低介电材料层204。在形成低介电材料层204的同时，更可以由反应室110中通入无机材料，以使低介电材料层204掺杂有无机材料。续之，再将反应室110中的无机反应气体通入至等离子体反应室100中，以于低介电材料层204上形成第二介电层206。
因此，利用本发明的设备以形成第一介电层202、低介电材料层204以及第二介电层206时以原位沉积的方式而形成的，而且在有机材质的低介电材料层204中更可以掺杂入无机材料。
继之，请继续参照图2A，在形成第一介电层202、低介电材料层204以及第二介电层206之后，在第二介电层206上形成图案化的一光阻层208，暴露出预定形成开口之处。
然后，请参照图2B，以光阻层208为一罩幕进行一第一蚀刻制作工艺，以图案化第二介电层206，而形成一第一开口210。
之后，请参照图2C，继续以光阻层208与第二介电层206为一罩幕进行一第二蚀刻制作工艺，以图案化低介电材料层204，而形成一第二开口212。在本发明中，由于低介电材料层204与光阻层208同样为有机材质，因此于图案化低介电材料层204时，光阻层208无法完全抵抗第二蚀刻制作工艺的侵蚀。然而，由于形成在低介电材料层204上的第二介电层206为一无机材质层，因此当光阻层208在第二蚀刻制作工艺过程中被移除掉之后，便可以继续将第二介电层206作为一罩幕层，而使第二开口212可以顺利形成。
续之，请参照图2D，以第二介电层206为一罩幕进行一第三蚀刻制作工艺，以图案化第一介电层202，而形成第三开口214，并暴露出基底200。其中，由于第二介电层206的厚度较第一介电层202的厚度厚，虽第一介电层206与第二介电层202同样都是无机材质层，但由于第二介电层206的厚度较厚之故，因此第二介电层206仍具有足够的抗蚀刻能力以使第三开口214可以顺利形成。
接着，请参照图2E，在第三开口214中填入一导电层216，以形成一导电结构。其中于第三开口214中填入导电层216的方法首先在基底200上方沉积一层导电材质层(未绘示)并填满第三开口214，之后再利用一回蚀刻制作工艺或一化学机械研磨制作工艺以去除多余导电材质层，直到第二介电层206暴露出来。
在本发明中，第一介电层202、低介电材料层204以及第二介电层206都是作为绝缘用的介电层，因此用来作为黏着层的第一介电层202与用来作为罩幕层206的第二介电层206都是介电材质，才不会影响介电层的绝缘功效。另外，由于本发明的低介电材料层204与基底200之间形成无机材质的第一介电层202，因此可改善基底200与低介电材料层204之间的黏着力。而且，本发明在低介电材料层204中掺杂无机材料，可使低介电材料层204与第一介电层202/第二介电层206之间的黏着力更佳。此外，利用本发明的沉积设备以形成第一介电层202、低介电材料层204以及第二介电层206可以以原位沉积的方式形成，因此可改善公知方法中制作工艺较为繁琐的缺点。
综合以上所述，本发明具有下列优点：
1.由于本发明在低介电材料层(有机材质)与基底之间形成有一介电层(无机材质)，因此可以改善两者之间的黏着力。
2.由于本发明的有机材质层以及无机材质层可以以原位沉积的方式形成，因此较公知的方法较为简化。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求书所界定为准。

Claims (20)

1、一种于低介电材料层中形成导电结构的方法，其特征在于：包括：
在一基底上形成一第一介电层；
在该第一介电层上形成一低介电材料层；
在该低介电材料层上形成一第二介电层，其中该第一介电层、该低介电材料层以及该第二介电层以一原位(In-Situ)沉积制作工艺所形成；
进行一微影蚀刻制作工艺，以在该第二介电层、该低介电材料层以及该第一介电层中形成一开口，暴露出该基底；
在该开口中填入一导电层，以形成一导电结构。
2、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：形成该第一介电层、该低介电材料层以及该第二介电层的设备利用一等离子体增益型化学气相沉积机台所形成，该机台运作的步骤包括：
将一第一无机反应气体通入一等离子体反应室中，以形成该第一介电层；
将一有机反应气体通入该等离子体反应室中，以形成该低介电材料层；
将一第二无机反应气体通入该等离子体反应室中，以形成该第二介电层。
3、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：该第一介电层的材质包括氮化硅或氧化硅。
4、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：该第二介电层的材质包括氮化层或氧化硅。
5、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：该低介电材料层的材质为一有机材质。
6、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：在形成该低介电材料层时，还包括掺杂一无机材料于该低介电材料层中。
7、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：该第二介电层的厚度大于该第一介电层的厚度。
8、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：该第一介电层的厚度为500埃至1500埃。
9、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：该低介电材料层的厚度为6000埃至40000埃。
10、如权利要求1所述的于低介电材料层中形成导电结构的方法，其特征在于：该第二介电层的厚度为2500埃至3500埃。
11、一种于低介电材料层中形成导电结构的方法，其特征在于：包括：
在一基底上形成一第一介电层；
在该第一介电层上形成一低介电材料层；
在该低介电材料层上形成一第二介电层，其中该第一介电层、该低介电材料层以及该第二介电层以一原位(In-Situ)沉积制作工艺所形成；
在该第二介电层上形成一光阻层；
以该光阻层为一罩幕进行一第一蚀刻制作工艺，以图案化该第二介电层，而形成一第一开口；
以该光阻层与该第二介电层为一罩幕进行一第二蚀刻制作工艺，以图案化该低介电材料层，而形成一第二开口；
以该第二介电层为一罩幕进行一第三蚀刻制作工艺，以图案化该第一介电层，而形成一第三开口，并暴露出该基底；
在该第三开口填入一导电层，以形成一导电结构。
12、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：形成该第一介电层、该低介电材料层以及该第二介电层的设备利用一等离子体增益型化学气相沉积机台所形成，该机台运作的步骤包括：
将一第一无机反应气体通入一等离子体反应室中，以形成该第一介电层；
将一有机反应气体通入该等离子体反应室中，以形成该低介电材料层；
将一第二无机反应气体通入该等离子体反应室中，以形成该第二介电层。
13、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：该第一介电层的材质包括氮化硅或氧化硅。
14、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：该第二介电层的材质包括氮化硅或氧化硅。
15、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：该低介电材料层的材质为一有机材质。
16、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：在形成该低介电材料层时，还包括掺杂一无机材料于该低介电材料层中。
17、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：该第二介电层的厚度大于该第一介电层的厚度。
18、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：该第一介电层的厚度为500埃至1500埃。
19、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：该低介电材料层的厚度为6000埃至40000埃。
20、如权利要求11所述的于低介电材料层中形成导电结构的方法，其特征在于：该第二介电层的厚度为2500埃至3500埃。
CNB021311137A 2002-10-09 2002-10-09 于低介电材料层中形成导电结构的方法 Expired - Fee Related CN100397611C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB021311137A CN100397611C (zh) 2002-10-09 2002-10-09 于低介电材料层中形成导电结构的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB021311137A CN100397611C (zh) 2002-10-09 2002-10-09 于低介电材料层中形成导电结构的方法

Publications (2)

Publication Number Publication Date
CN1489196A true CN1489196A (zh) 2004-04-14
CN100397611C CN100397611C (zh) 2008-06-25

Family

ID=34144784

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021311137A Expired - Fee Related CN100397611C (zh) 2002-10-09 2002-10-09 于低介电材料层中形成导电结构的方法

Country Status (1)

Country Link
CN (1) CN100397611C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1324694C (zh) * 2004-08-17 2007-07-04 旺宏电子股份有限公司 制造内层多晶硅介电层的方法
US7486006B2 (en) 2004-12-23 2009-02-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd Piezoelectric resonator having improved temperature compensation and method for manufacturing same
CN108807262A (zh) * 2017-05-05 2018-11-13 联芯集成电路制造(厦门)有限公司 改善低介电材料层与氮氧化硅层之间介面的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US211061A (en) * 1878-12-17 Improvement in fluting-machines
US6060404A (en) * 1997-09-05 2000-05-09 Advanced Micro Devices, Inc. In-situ deposition of stop layer and dielectric layer during formation of local interconnects

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1324694C (zh) * 2004-08-17 2007-07-04 旺宏电子股份有限公司 制造内层多晶硅介电层的方法
US7486006B2 (en) 2004-12-23 2009-02-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd Piezoelectric resonator having improved temperature compensation and method for manufacturing same
US8186028B2 (en) 2004-12-23 2012-05-29 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Method of manufacturing a piezoelectric resonator having improved temperature compensation
CN108807262A (zh) * 2017-05-05 2018-11-13 联芯集成电路制造(厦门)有限公司 改善低介电材料层与氮氧化硅层之间介面的方法
CN108807262B (zh) * 2017-05-05 2022-04-22 联芯集成电路制造(厦门)有限公司 改善低介电材料层与氮氧化硅层之间介面的方法

Also Published As

Publication number Publication date
CN100397611C (zh) 2008-06-25

Similar Documents

Publication Publication Date Title
CN1249793C (zh) 半导体元件的阻挡层的形成方法及装置
CN1135607C (zh) 半导体装置的制造方法
KR101274960B1 (ko) 붕소 질화물 및 붕소-질화물 유도 물질들 증착 방법
CN1129171C (zh) 半导体器件的电容器的形成方法
WO2006079979A2 (en) A method of manufacturing a semiconductor device
CN1275315C (zh) 镶嵌式金属内连线的制造方法及介电层的修复方法
CN2772027Y (zh) 多层半导体装置
CN1814857A (zh) 在半导体衬底上溅射保护涂层的方法
CN1351369A (zh) 半导体装置及其制造方法
CN101061256A (zh) 为介质cvd膜实现晶片间厚度均匀性的高功率介质干燥
CN101030566A (zh) 半导体结构及其形成方法
US5556806A (en) Spin-on-glass nonetchback planarization process using oxygen plasma treatment
CN101127321A (zh) 半导体装置的制造方法
CN1797747A (zh) 具有紫外光保护层的半导体元件及其制造方法
US9177918B2 (en) Apparatus and methods for low k dielectric layers
CN1516264A (zh) 在半导体装置中形成金属线的方法
CN1768160A (zh) 将不渗透膜沉积到多孔低介电常数介电膜上的方法
CN2786787Y (zh) 内联机结构与集成电路组件
CN1313640C (zh) 等离子体增强式化学气相沉积处理方法
CN1489196A (zh) 于低介电材料层中形成导电结构的方法
CN1624883A (zh) 掺杂碳的二氧化硅膜的沉积方法与金属内连线的制造方法
EP4136671A1 (en) Methods of dielectric material fill and treatment
CN1652309A (zh) 异质低介电常数质材与其形成方法
CN100576495C (zh) 互连结构的制造方法
CN1200564A (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080625

Termination date: 20191009

CF01 Termination of patent right due to non-payment of annual fee