CN1482672A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件的制造方法，包括以下工序：在形成于衬底(10)上的第1绝缘层(4)和形成于第1绝缘层中的多个接触栓塞(3)上形成导电层(5)；对导电层进行构图而形成多个电容元件下部电极(6)；在第1绝缘层和电容元件下部电极上形成第2绝缘层(8)；在电容元件下部电极的上部区域的第2绝缘层中形成凹部(12)；对第2绝缘层进行研磨而使其平坦化；露出电容元件下部电极；以及在电容元件下部电极的上部形成电容绝缘膜和电容元件上部电极。在第2绝缘层的研磨时促进阶梯差缓和，抑制研磨残留、下部电极的剥离及损伤的产生，并且可降低总阶梯差。

Description

半导体器件及其制造方法
技术领域
本发明涉及包含以高电介质(high dielectric)或强电介质(ferroelectric)作为电容绝缘膜的电容元件的半导体器件及其制造方法。
背景技术
在作为一种电容元件的强电介质存储器中，目前批量生产的类型是使用下部电极比上部电极比大的所谓平面式结构的1～64kbit的容量存储器。目前对其开发的重点是使用下部电极比上部电极小的所谓栈式结构的256kbit～4Mbit的大容量的类型。在这种栈式结构的强电介质存储器中，强烈期待集成度的大幅度提高、非易失性存储器的可靠性的提高。
在现有例的栈式结构的强电介质存储器中，已知通过CMP(Chemical Mechanical Polishing：化学机械研磨法)将绝缘膜表面的凹凸平坦化，形成不受下层凹凸影响的强电介质膜，实现可靠性高的强电介质存储器(例如参照日本特开平10-321628号公报)。以下，参照图11A～图11F来说明现有例的栈结构的强电介质存储器的制造方法。图11A～图11F表示现有的强电介质存储器的制造工序中的存储器单元阵列部的剖面。
首先，如图11A所示，在半导体衬底10上形成隔离区1，在隔离区1之间形成高浓度的杂质扩散层2。然后，在隔离区1和杂质扩散层2上形成层间绝缘膜4，在层间绝缘膜4中形成与杂质扩散层2电连接的接触栓塞(contact plug)3。而且，在层间绝缘膜4和接触栓塞3上，作为第1导电膜5形成氮化钛阻挡层和铂膜的叠层膜。接着，在第1导电膜5上形成抗蚀剂图形，如图11B所示，以抗蚀剂图形作为掩模，通过干法腐蚀对第1导电膜5进行构图，在接触栓塞3上形成下部电极6。
接着，如图11C所示，覆盖下部电极6和层间绝缘膜4，例如在晶片整个表面上形成氧化硅膜(SiO2)构成的埋入用的绝缘膜8。接着，如图11D所示，通过CMP对绝缘膜8进行研磨而使其平面平坦化，进而，如图11E所示，对绝缘膜8和下部电极6的表面进行研磨，直至成为一个平面。接着，如图11F所示，在其上顺序地形成成为电容绝缘膜的强电介质膜9、以及第2导电膜20(铂膜等)。
接着，虽未图示，但通过以强电介质膜作为掩模的干法腐蚀，分别对第2导电膜20和强电介质膜9进行构图，形成上部电极。然后，通常形成电容层间绝缘膜，而且，经由布线工序、保护膜形成工序，完成强电介质存储器。
在该强电介质存储器中，下部电极6的面积比其上层的强电介质和上部电极的面积小，电容的容量由下部电极6确定。即，下部电极6成为确定电容容量(面积)的‘电容规定区’。而且，在图1F所示的结构中，强电介质膜9形成在将下部电极6的凹凸进行了平坦化的面上，所以其膜质量良好。
在上述制造方法中，在通过CMP对绝缘膜8进行研磨时，由于在晶片整个面中使下部电极6一样地露出，没有使强电介质存储器的容量特性变动的研磨残留，所以考虑到CMP的表面均匀性，需要进行某种程度的过研磨。
但是，在下部电极6的表面上，由于形成Pt等难以研磨的贵金属系材料的层，所以通过采用CMP的平坦化而在下部电极6的附近产生凹部，成为下部电极6稍稍突出的形状。如果在该状态下进行过研磨，则研磨应力集中在下部电极6中，下部电极6产生剥离，并且在下部电极6中产生所谓的损伤。因此，为了没有研磨残留，并且不发生损伤，需要使研磨时间最合适，成为研磨条件设定自由度(窗口)变窄的主要因素。
发明人的研究结果发现：与集成了下部电极6的存储器单元阵列部等布线图形密度高的区域相比，在配置了孤立的金属布线、尺寸标记、对准标记、重合标记等孤立图形的布线图形密度低的区域反而优先产生该损伤。
以下，参照图12A～图12E来说明损伤的产生过程。图12A～图12E表示图11A～图11E所示的强电介质存储器的制造工序中的金属布线部的剖面。图12A～图12E的工序分别对应于图11A～图11E的工序，各工序同时进行。
首先，如图12A所示，在半导体衬底10上形成高浓度的杂质扩散层2。在其上依次形成层间绝缘膜4、以及第1导电膜5。接着，通过以抗蚀剂图形作为掩模的干法腐蚀对第1导电膜5进行构图，如图12B所示，形成金属布线7。接着，如图12C所示，在晶片整个面上形成氧化硅膜(SiO2)构成的埋入用的绝缘膜8，以埋入金属布线7和层间绝缘膜4。接着，如图12D所示，通过CMP对绝缘膜8进行研磨并使其表面平坦化。
在该研磨工序中，与存储器单元阵列部这样的布线图形密度高的区域相比，在配置了孤立的金属布线7的部分这样的布线图形密度低的区域中，因被研磨的绝缘膜8的体积小，所以研磨速度相对快。因此，阶梯差缓和进展迅速，金属布线7比下部电极6更快地从绝缘膜8中露出(参照图11D)。而且在该状态下，如图11E所示，直至绝缘膜8和下部电极6的表面成为同一平面进行过研磨。其结果，在已经露出的金属布线7的附近产生凹部，成为金属布线7突出的形状。因此，研磨应力集中在金属布线7上，如图12E所示，金属布线7产生剥离。这种剥离的金属布线7成为损伤的原因，而且，引起金属布线7剥离和损伤发生的连锁。
上述现象还因存储器单元密度的不同、以及晶片上的占有面积的不同而产生。在图13中，模式地表示在混合存在阵列面积不同的存储器单元阵列部的元件制造工序中，通过CMP使下部电极6的表面露出时的状态。图13A1～图13C1分别表示对于阵列面积大的存储器单元阵列部、阵列面积小的存储器单元阵列部、以及不形成下部电极6的区域(以下称为周边电路部)配置下部电极6的平面图。图13A2～图13C2分别表示各区域的剖面。对于它们的各区域同时进行研磨。
如图13A3所示，在阵列面积大的存储器单元阵列部中下部电极6的表面露出时，如图13B3所示，在阵列面积小的存储器单元阵列部中，在下部电极6的附近产生凹部，下部电极6剥离。而在图13C3所示的周边电路中，由于对平坦的绝缘膜8(以下称为固体膜(solidfilm))的研磨速度是支配性的，所以总阶梯差增大。所谓总阶梯差是指晶片面的残膜的最大膜厚和最小膜厚之差。
以下，将阵列面积大、小的存储器单元阵列部、以及周边电路部的研磨状态作为模型，参照图14定量地说明这种现象。
在图14的曲线图中，横轴表示研磨时间，纵轴表示下部电极(厚度：300nm)上形成的绝缘膜(厚度：400nm)的通过CMP研磨后的残膜的厚度。残膜的厚度对于阵列面积大、小的存储器单元阵列部、以及周边电路部分别表示。其中，在周边电路部，有层间绝缘膜4上的残膜的厚度。如果观察研磨时间与残膜厚度的变化，则在周边电路部，按固体膜的研磨速度(200nm/分钟)一样地研磨。与此相对，可知在下层形成有下部电极6的强电介质存储器单元阵列部中，具备促进研磨初期的阶梯差缓和的时间区域、以及其后的按固体膜的研磨速度研磨的时间区域。
从图14可知，为了露出所有的下部电极6，需要将研磨时间设定为90秒(1.5分钟)。这是因为阵列面积大的存储器单元阵列部的残膜厚度为0nm时需要90秒。该情况下，在阵列面积小的存储器单元阵列部中，过研磨0.5分钟，在下部电极6的附近产生100nm(＝200nm/分钟×0.5分钟)的凹部。这成为引起下部电极6剥离的主要因素。另一方面，在周边电路研磨300nm(＝200nm/分钟×1.5分钟)。因此，图13A3～图13C3所示的绝缘膜的残存厚度a、b、c分别为a＝300nm、b＝200nm、c＝100nm。总阶梯差为a-c＝200nm。
如以上那样，如果阵列面积不同的存储器单元阵列部和周边电路部混合存在，则存在促进阶梯差缓和的区域和按固体膜的研磨速度研磨的区域，如果按晶片整个面来观察，则研磨速度的不均匀性大。其结果，可知总阶梯差变大，难以兼顾消除研磨残留和避免发生损伤。上述的研磨残留、下部电极的剥离及损伤成为与强电介质存储器的特性有关的位不良的原因，使生产良品率下降。
另外，强电介质存储器是固定时间内保存数据、需要时读出的非易失性存储器，所以期望均匀地制作强电介质存储器。特别是由于凹部造成的电容绝缘膜的膜厚偏差对数据的保持可靠性和强电介质存储器特性产生极大的影响，所以需要尽力抑制。
另外，在强电介质存储器中，在存储器单元阵列部和其以外的部分(例如FeRAM混载系统LSI中周边的逻辑电路等)间的总阶梯差关系到布线工序中光刻的DOF(Depth of Focus：焦点深度)不足，是布线间短路和布线电阻偏差等的原因，对生产良品率产生直接影响。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，在对埋入电容元件下部电极的绝缘层进行研磨时促进阶梯差缓和，从而抑制埋入用绝缘膜的研磨残留、下部电极的剥离及损伤的产生，并且可降低总阶梯差。
为了解决上述课题，本发明的半导体器件的制造方法包括以下工序：在形成于衬底上的第1绝缘层和形成于所述第1绝缘层中的多个接触栓塞上形成导电层的工序；对所述导电层进行构图而形成多个电容元件下部电极的工序；在所述第1绝缘层和电容元件下部电极上形成第2绝缘层的工序；在所述电容元件下部电极的上部区域的所述第2绝缘层形成凹部的工序；对所述第2绝缘层进行研磨而使其平坦化；使所述电容元件下部电极露出的工序；以及在所述电容元件下部电极的上部形成电容绝缘膜和电容元件上部电极的工序。
本发明的半导体器件，包括：形成于衬底上的第1绝缘层；形成于所述第1绝缘层中的接触栓塞；与所述接触栓塞连接并形成于所述第1绝缘层上的电容元件下部电极；埋入在所述电容元件下部电极周围而形成的第2绝缘层；覆盖所述电容元件下部电极而形成的电容绝缘膜；以及电容元件上部电极，在所述电容元件下部电极上中间隔着所述电容绝缘膜而形成，以使所述电容元件下部电极成为电容规定区；配置包含多个由所述电容元件下部电极、所述电容绝缘膜和所述电容元件上部电极形成的电容元件的电容元件组；将所述电容元件下部电极和所述第2绝缘层的表面进行研磨而使其平坦化，所述电容元件组的面积为10,000～100,000μm2。
根据上述结构的半导体器件的制造方法，通过在埋入电容元件下部电极的第2绝缘膜上形成凹部，减少凹部的第2绝缘膜的研磨体积，缩短研磨时间，促进阶梯差缓和。其结果，改善晶片整个面的研磨速度的均匀性，可以抑制研磨残留、下部电极的剥离及损伤的产生，而且可以降低总阶梯差。
优选通过回蚀(etchback)法进行露出电容元件下部电极的工序。优选通过化学机械研磨法进行对第2绝缘层进行研磨而使其平坦化的工序。
在上述方法中，通过单一的平坦化工序和露出工序来进行对第2绝缘层进行研磨而使其平坦化的工序和露出电容元件下部电极的工序。优选通过化学机械研磨法进行平坦化和露出工序。
在上述方法的形成电容元件下部电极的工序中，优选对导电层进行构图，与电容元件下部电极一起形成金属布线。这种情况下，优选仅在配置了电容元件下部电极的区域形成第2绝缘层的凹部。由此，通常在布线图形密度低、阶梯差缓和快的金属布线部中，可以防止过研磨造成的金属布线的剥离。
优选导电层的表面为Pt、Ir、Ru、这些金属的合金膜、或这些金属的氧化物。由于这些材料容易发生损伤，所以该方法的效果显著。
优选通过干法腐蚀进行在第2绝缘层形成凹部的工序。采用干法腐蚀，对第2绝缘膜形成凹部是容易的。这种情况，优选使在第2绝缘层形成的凹部的深度实质上与电容元件下部电极的膜厚相等。由此，可以按固体膜的研磨速度计算并估计第2绝缘层的表面和电容元件下部电极的表面在相同高度下达到平坦所需要的研磨时间。而且，还可以尽力降低电容元件下部电极的布线图形密度和包含多个电容元件的电容元件组的面积对研磨时间产生的影响。
优选在第2绝缘层形成凹部时，露出电容元件下部电极的至少一部分。由此，更可靠地消除电容元件下部电极上的研磨残留。优选在第2绝缘层形成的凹部底部的角上进行干法腐蚀，以形成低于90°的锥角。由此，可以提高对抗蚀剂掩模的掩模偏移的裕度，可以在电容元件下部电极上更可靠地形成凹部。而且，可以降低第2绝缘层的研磨量，并缩短研磨时间。
在上述方法中，作为第2绝缘层，优选通过使用臭氧和原硅酸四乙酯(TEOS)的常压CVD法来形成SiO2膜。由此，例如，在形成膜时使用等离子体CVD的情况，等离子体中的氢通过包含于电容元件下部电极中的Pt的催化作用而使下层的氧阻挡层还原，可以避免在电容元件下部电极产生损害的危害。通过所谓的自流(self flow)效应，仅通过形成膜，电容元件下部电极间的第2绝缘层的凹部变得平缓，适于促进阶梯差缓和。
优选使第2绝缘层的凹部区域大于其下层的电容元件下部电极。由此，可以降低第2绝缘层的研磨量，缩短研磨时间。
优选以跨越多个电容元件下部电极的上部区域的尺寸来形成第2绝缘层的凹部。由此可以降低第2绝缘层的研磨量，缩短研磨时间。
根据上述结构的半导体器件，在制造时，晶片整个面的研磨速度的均匀化容易，可以抑制研磨残留、下部电极的剥离及损伤的发生，而且可以降低总阶梯差。优选在配置多组电容元件时，相邻的电容元件组间的间隔为10～100μm。
附图说明
图1A～图1J是实施例1的强电介质存储器的制造方法的剖面图。
图2A～图2F是实施例2的强电介质存储器的制造方法的剖面图。
图3Aa～图3Af和图3Ba～图3Bf是实施例3的强电介质存储器的制造方法的剖面图。
图4A～图4E是实施例4的强电介质存储器的制造方法的剖面图。
图5A～图5E是实施例5的强电介质存储器的制造方法的剖面图。
图6A～图6E是实施例6的强电介质存储器的制造方法的剖面图。
图7A～图7E是实施例7的强电介质存储器的制造方法的剖面图。
图8A～图8E是实施例8的强电介质存储器的制造方法的剖面图。
图9是阵列面积与下部电极上的绝缘膜的残膜的膜厚和下部电极周边发生的凹部的关系曲线图。
图10是研磨时间与下部电极上的绝缘膜的残留膜的膜厚的关系曲线图。
图11A～图11F是现有的强电介质存储器的制造工序中的存储器单元阵列部的剖面图。
图12A～图12E是现有的强电介质存储器的制造工序中的金属布线部的剖面图。
图13A1～图13A3、图13B1～图13B3、以及图13C1～图13C3是对阵列面积不同的存储器单元阵列通过CMP研磨后的状态的模式图。
图14是研磨时间与下部电极上的绝缘膜的残留膜的膜厚的关系曲线图。
具体实施方式
以下，参照附图具体地说明本发明的实施例。
(实施例1)
有关本发明实施例1的强电介质存储器的制造方法，参照图1A～图1J来说明。该图表示强电介质存储器的制造工序中的存储器单元阵列部的剖面。
首先，如图1A所示，在半导体衬底10上形成隔离区1，在隔离区1之间形成高浓度的杂质扩散层2。然后，在隔离区1和杂质扩散层2上，形成SiO2构成的层间绝缘膜4，在层间绝缘膜4中形成与杂质扩散层2电连接的接触栓塞3(钨制)。而且，在层间绝缘膜4和接触栓塞3上，作为第1导电膜5，例如形成氮化钛阻挡层(厚度：150nm)和铂膜(厚度：150nm)的叠层膜(厚度：300nm)。
接着，通过以抗蚀剂图形作为掩模的干法腐蚀，对第1导电膜5进行构图，如图1B所示，在接触栓塞3上形成下部电极6。接着，如图1C所示，覆盖下部电极6和层间绝缘膜4，例如在晶片整个表面上形成氧化硅膜(SiO2)构成的埋入用的绝缘膜8(高度：400nm)。优选将下部电极6的厚度设定为，绝缘膜8的膜厚优选设定为下部电极6的厚度加上后述研磨时进行阶梯差缓和所需的切削余裕。接着，如图1D所示，在下部电极6上形成具有开口部的抗蚀剂图形11。
接着，如图1E所示，通过干法腐蚀除去抗蚀剂图形11的开口部绝缘膜8的一部分，形成凹部12。凹部12的深度优选设定为按后面的CMP法研磨而不使凹部12转移到下层的深度。由此，可以减少绝缘膜8的研磨量，而且可促进阶梯差缓和，减小与布线图形密度低的区域的研磨速度之差。
接着，如图1F所示，通过CMP对绝缘膜8进行研磨，使其表面平坦化。在该状态下，下部电极6的表面不露出。接着，如图1G所示，通过回蚀法，进行绝缘膜8的腐蚀，直至使下部电极6的表面露出。在绝缘膜8的回蚀中，优选使用干法腐蚀。根据干法腐蚀，由于除去因用前工序的CMP法产生的微损伤所造成的影响，所以可以抑制该损伤扩大。但是，在用前工序的CMP法几乎不发生微损伤，而且使用像下部电极6上产生的损害敏感地影响强电介质特性那样的强电介质材料时，也可以适当采用湿法腐蚀。
接着，如图1H所示，在绝缘膜8和下部电极6上形成用作电容绝缘膜的强电介质膜9，而且在其上形成第2导电膜20(铂膜等)。接着，将抗蚀剂图形作为掩模通过干法腐蚀来对第2导电膜进行构图，如图1I所示形成上部电极21。而且，也可以如图1J所示，将抗蚀剂图形作为掩模通过干法腐蚀来对第2导电膜20和强电介质膜9进行构图，形成上部电极21和强电介质膜9a。然后，虽未图示，形成电容层间绝缘膜，而且经由布线工序、保护膜形成工序，完成强电介质存储器。
根据本实施例，通过在下部电极6上的绝缘膜8形成凹部12，削减凹部12的绝缘膜8的研磨体积，所以研磨时间缩短，促进阶梯差缓和。而且，研磨剂进入凹部12，研磨衬垫密切接触衬底，所以凹部12的CMP的研磨衬垫和绝缘膜8的接触面积增大，也有助于促进阶梯差缓和。以上的结果，改善了以晶片整个面来看的研磨速度的均匀性，可以抑制掩模残留、下部电极6的剥离及损伤的发生，而且可以减低总阶梯差。
另外，本实施例具有以下特征：在对通过CMP来平坦化成膜的绝缘膜8的工序、及通过回蚀法使下部电极6露出的工序进行组合的方法的基础上，还组合了在绝缘膜8上形成凹部12来促进阶梯差缓和这点。以下说明该特征的效果。
通过CMP进行平坦化后通过回蚀法使下部电极6的表面露出的方法，在进行CMP的阶段不露出下部电极6，所以抑制下部电极6的剥离及损伤发生的效果大。但是，在该情况下，与仅用CMP进行绝缘膜8的平坦化和下部电极6的露出的情况相比，需要增厚绝缘膜8，成为使下部电极6周围的绝缘膜8上产生的凹进量增大的原因。以下示出有关凹进量一例的比较。凹进量的计算采用平方和计算。
1)仅用CMP进行平坦化和下部电极6露出的情况
【表1】
nm     表面均匀性％     变动范围nm     变动宽度nm
绝缘膜8的膜厚   400     5     ±20.0     40.0
CMP研磨量   150     15     ±22.5     45.0
凹进量     ±30.1     60.2
2)组合采用CMP的平坦化和采用回蚀法的下部电极6露出的情况
【表2】
nm     表面均匀性％     变动范围nm     变动宽度nm
绝缘膜8的膜厚     500     5     ±25.0     50.0
CMP研磨量     150     15     ±22.5     45.0
回蚀     100     5     ±5.0     10.0
凹进量     ±34.0     68.0
这样，在组合采用CMP的平坦化和采用回蚀法的下部电极6露出的情况下，凹进量的偏差增大。这种情况下，增厚绝缘膜8所造成的绝缘膜8的厚度偏差对于凹进量偏差的增大是支配性的。
相反，通过在绝缘膜8形成凹部，为了获得同样的平坦度，可减小绝缘膜8的必要厚度。即，因为通过形成凹部12而促进阶梯差缓和，所以可以降低用于获得同样平坦度的CMP的研磨量。其结果，凹进量的偏差如下。
3)组合采用CMP的平坦化、采用回蚀法的下部电极6的露出、以及凹部形成的情况
【表3】
nm     表面均匀性％     变动范围nm     变动宽度nm
绝缘膜8的膜厚     450     5     ±24.0     48.0
CMP研磨量     100     15     ±15.0     30.0
回蚀     100     5     ±5.0     10.0
凹进量     ±28.7     57.4
如以上那样，在组合采用CMP的平坦化、采用回蚀法的下部电极6的露出、以及凹部形成的情况下，可获得采用组合CMP的平坦化和采用回蚀法的下部电极6露出的效果，而不增大凹进量的偏差，即、可以获得抑制下部电极6的剥离及损伤发生的效果。
(实施例2)
有关本发明实施例2的强电介质存储器的制造方法，参照图2来说明。图2表示强电介质存储器的制造工序中存储器单元阵列部的剖面。本实施例是部分改变实施例1的制造方法的例子。图2A～图2D是与图1A～图1D同样的工序，所以省略说明。
如图2E所示，通过干法腐蚀来除去抗蚀剂图形11的开口部的一部分绝缘膜8，而形成凹部12。凹部12的深度最好尽量深。通过形成凹部12，可在后面的研磨工序中减少绝缘膜8的研磨量，促进阶梯差缓和。
接着，如图2F所示，通过CMP来研磨绝缘膜8并使其表面平坦化，使其表面平滑，再进行研磨直至露出下部电极6的表面，获得下部电极6和绝缘膜8为一平面的平坦状态。这样，在本实施例中，与图1F的工序不同，仅用CMP进行绝缘膜8的表面平坦化和下部电极6的表面的露出。
接着，图示虽省略，在其上形成作为电容绝缘膜的强电介质膜，而且在其上形成第2导电膜(铂膜等)。然后，以抗蚀剂图形作为掩模通过干法腐蚀对第2导电膜和强电介质膜分别进行构图，形成上部电极。然后，通常形成电容层间绝缘膜，进而经由布线工序、保护膜形成工序，完成强电介质存储器。
根据本实施例，与实施例1同样，通过形成凹部12，促进凹部12的绝缘膜8的阶梯差缓和。其结果，晶片整个面的研磨速度的均匀性改善，可以抑制研磨残留、下部电极的剥离及损伤的发生，而且可以降低总阶梯差。
(实施例3)
有关实施例3的强电介质存储器的制造方法，参照图3来说明。图3Aa～图3Af表示强电介质存储器的制造工序的存储器单元阵列部的剖面图，图3Ba～图3Bf表示金属布线部的剖面图。图3Aa～图3Af的工序分别对应于图3Ba～图3Bf的工序，各工序同时进行。
首先，如图3Aa所示，在存储器单元阵列部，在半导体衬底10上形成隔离区1，在隔离区1之间形成高浓度的杂质扩散层2。然后，在隔离区1和杂质扩散层2上形成SiO2构成的层间绝缘膜4，在层间绝缘膜4中形成与杂质扩散层2电连接的接触栓塞3(钨制)。而且，在层间绝缘膜4和接触栓塞3上，作为第1导电膜5，例如形成氮化钛阻挡层(厚度：150nm)和铂膜(厚度：150nm)的叠层膜(厚度：300nm)。同时，如图3Ba所示，在金属布线部，在半导体衬底10上，通过与存储器单元阵列部相同的工序，形成高浓度的杂质扩散层2、层间绝缘膜4、以及第1导电膜5。
接着，通过以抗蚀剂图形作为掩模的干法腐蚀对第1导电膜5进行构图，如图3Ab所示，在存储器单元阵列部中，在接触栓塞3上形成下部电极6(高度：300nm)。而且，如图3Bb所示，在金属布线部中形成金属布线7。
接着，如图3Ac、图3Bc所示，在存储器单元阵列部和金属布线部中分别覆盖下部电极6和层间绝缘膜4、以及金属布线7和层间绝缘膜4，在晶片整个表面上形成埋入用的绝缘膜8(高度：400nm)。埋入用的绝缘膜8的膜厚优选设定为，下部电极6的厚度加上用于后述的研磨时进行阶梯差缓和所需的切削余裕。
接着，如图3Ad所示，在存储器阵列部中，使用抗蚀剂掩模，在下部电极6上形成具有开口部的抗蚀剂图形11。另一方面，如图3Bd所示，在金属布线部形成没有开口部的抗蚀剂图形11a。
接着，如图3Ae所示，通过干法腐蚀除去抗蚀剂图形11的开口部的一部分绝缘膜8，而形成凹部12。另一方面，在金属布线7上的绝缘膜8不形成凹部12。凹部12的深度最好尽量深。由此，可以减少绝缘膜8的研磨量，而且可促进阶梯差缓和，减小与布线图形密度低的区域的研磨速度之差。
而且，如图3Af、图3Bf所示，通过CMP对绝缘膜8进行研磨使其表面平坦化，并使其表面平滑，进一步进行研磨直至露出下部电极6，获得下部电极6和绝缘膜8为一平面的平坦状态。如果适当调整在图3Ae的工序中形成的凹部12的深度，则可以用与CMP同等的时间使下部电极6和金属布线7露出。再有，在金属布线7上不形成凹部12，所以不促进阶梯差缓和，如图3Bf所示，有时在金属布线7上残存绝缘膜8，但这对强电介质存储器特性没有影响，反而由于残存的情况下能可靠地抑制金属布线7的剥离造成的损伤，所以较好。
接着，图示虽被省略，在其上依次形成作为电容绝缘膜的强电介质膜、以及第2导电膜(铂膜等)。然后，通过干法腐蚀对第2导电膜和强电介质膜分别进行构图，形成上部电极。然后，通常形成电容层间绝缘膜，再经由布线工序、保护膜形成工序，完成强电介质存储器。
根据本实施例，通常在布线图形密度低、促进阶梯差缓和的金属布线部中，可以抑制因过研磨而使金属布线7剥离并发生损伤的情况。
在本实施例中，示出了与实施例2同样都通过CMP来进行绝缘膜8的平坦化和露出下部电极6表面的例子。另一方面，即使是如实施例1那样通过CMP进行平坦化、通过干法腐蚀进行下部电极6表面的露出的情况，采用本实施例也可获得同样的效果。以下说明的实施例也是一样。
再有，在以上的实施例1～3中说明的绝缘膜8的成膜优选使用臭氧和TEOS按常压CVD法进行。相反，例如在形成膜使用等离子体CVD时，等离子体中的氢通过包含于下部电极6中的Pt的催化作用而使下层的氧阻挡层还原，而对电容元件下部电极产生损害。如果是常压CVD法，则不产生这样的危害，并且通过所谓的自流效应，可仅通过形成膜促进阶梯差缓和。
另外，实施例1～3中说明的导电膜，其表面为Pt、Ir、Ru、这些金属的合金膜、或这些金属的氧化物时，采用本实施例的效果显著。因为这些材料不容易产生损伤。
另外，实施例1～3中说明的在绝缘膜8形成凹部12的工序中，作为干法腐蚀所使用的腐蚀气体，例如使用Ar/C4F8/CH2F2/O2的混合气体。作为腐蚀的条件，例如可以设压力为0.665Pa、电源输出功率为2KW、偏置输出功率为2.2KW。
(实施例4)
有关实施例4的强电介质存储器的制造方法，参照图4来说明。图4是表示强电介质存储器的制造工序的剖面图。本实施例是没有形成下部电极的区域邻接形成了下部电极的区域的例子。
首先，如图4A所示，在半导体衬底10上形成隔离区1，在隔离区1之间形成高浓度的杂质扩散层2。然后，在隔离区1和杂质扩散层2上形成SiO2构成的层间绝缘膜4，在层间绝缘膜4中形成与杂质扩散层2电连接的接触栓塞3(钨制)。而且，在层间绝缘膜4和接触栓塞3上，作为第1导电膜，例如形成氮化钛阻挡层(厚度：100nm)和铂膜(厚度：200nm)的叠层膜(厚度：300nm)。接着，将抗蚀剂图形作为掩模通过干法腐蚀对第1导电膜进行构图，在接触栓塞3上形成下部电极6(高度：300nm)。如图所示，没有形成下部电极6的区域邻接形成了下部电极6的区域。
接着，如图4B所示，覆盖下部电极6和层间绝缘膜4，例如在晶片整个表面上形成氧化硅膜(SiO2)构成的埋入用的绝缘膜8(高度：400nm)。埋入用的绝缘膜8的膜厚优选设定为下部电极6的厚度加上用于后述的研磨时进行阶梯差缓和所需的切削余裕。
接着，如图4C所示，使用抗蚀剂掩模，在下部电极6上形成具有开口部的抗蚀剂图形11。接着，如图4D所示，通过干法腐蚀除去抗蚀剂图形11的开口部的一部分绝缘膜8，而形成凹部12。凹部12的深度为下部电极6的膜厚，即、与通过CMP进行平坦化的阶梯差实质上同等的300nm。由此，如图中的箭头所示，凹部12的底面高度与没有形成下部电极6的区域的绝缘膜8的高度实质上相等。
接着，如图4E所示，通过CMP对绝缘膜8进行研磨使其表面平坦化，并使其表面平滑，再进行过研磨直至绝缘膜8和下部电极6的表面为一平面并且平坦。
根据本实施例，除了与实施例1～3同样的效果以外，还可获得以下效果：以固体膜的研磨速度来计算并估计绝缘膜8的表面和下部电极6的表面达到相同高度且平坦的研磨时间。其结果，可尽力降低布线图形密度和存储器单元阵列部的阵列面积对研磨时间所产生的影响。而且，与周边电路部的研磨速度差消失，所以可以降低总阶梯差。
(实施例5)
有关实施例5的强电介质存储器的制造方法，参照图5来说明。图5是表示强电介质存储器的制造工序的剖面图。
首先，如图5A所示，在半导体衬底10上形成隔离区1，在隔离区1之间形成高浓度的杂质扩散层2。然后，在隔离区1和杂质扩散层2上形成SiO2构成的层间绝缘膜4，在层间绝缘膜4中形成与杂质扩散层2电连接的接触栓塞3(钨制)。而且，在层间绝缘膜4和接触栓塞3上，作为第1导电膜5，例如形成氮化钛阻挡层(厚度：100nm)和铂膜(厚度：200nm)的叠层膜。接着，将抗蚀剂图形作为掩模通过干法腐蚀对第1导电膜进行构图，在接触栓塞3上形成下部电极6(高度：300nm)。
接着，如图5B所示，覆盖下部电极6和层间绝缘膜4，例如在晶片整个表面上形成氧化硅膜(SiO2)构成的埋入用的绝缘膜8(高度：400nm)。埋入用的绝缘膜8的膜厚优选设定为下部电极6的厚度加上用于后述的研磨时进行阶梯差缓和所需的切削余裕。
接着，如图5C所示，使用抗蚀剂掩模，在下部电极6上形成具有开口部的抗蚀剂图形11。接着，如图5D所示，通过干法腐蚀除去抗蚀剂图形11的开口部的一部分绝缘膜8，直至露出下部电极6，而形成凹部12。接着，如图5E所示，通过CMP对绝缘膜8进行研磨使其表面平坦化，并使其表面平滑，进一步使绝缘膜8和下部电极6的表面为一平面。
根据本实施例，除了与实施例1～3同样的效果以外，通过在形成凹部12时露出下部电极6的表面，更可靠地消除下部电极6上的研磨残留。而且，如果适当设定仅进行阶梯差平坦化、在通常的CMP中不露出电极的研磨时间，则可以更可靠地防止损伤的发生。
(实施例6)
有关实施例6的强电介质存储器的制造方法，参照图6来说明。图6是表示强电介质存储器的制造工序的剖面图。本实施例的图6A～图6C所示的工序与图5A～图5C所示的工序相同，在同一部分上附以相同的标号并省略具体的说明。
接着图6C所示的工序，如图6D所示，通过干法腐蚀来除去抗蚀剂图形11的开口部的绝缘膜8的一部分，而形成凹部12。在该工序中，进行干法腐蚀，以使形成的凹部12的锥角(凹部12的侧壁面对凹部底面方向构成的角)低于90°。这可以通过在例如使用氩和氧构成的混合气体进行干法腐蚀时，减少担负各向异性高的物理反应的氩的流量，增大设定担负各向同性高的化学反应的氧的流量，将锥角向平缓的方向进行控制来实现。
接着，如图6E所示，通过CMP对绝缘膜8进行研磨使其表面平坦，再进行过研磨，直至绝缘膜8和下部电极6的表面为一平面并且平坦。
根据本实施例，除了与实施例1～3同样的效果以外，还可获得以下效果：通过在凹部12设置锥角，可以提高对抗蚀剂掩模的掩模偏移裕度，在下部电极6上更正确地形成凹部12。
(实施例7)
有关实施例7的强电介质存储器的制造方法，参照图7来说明。图7是表示强电介质存储器的制造工序的剖面图。本实施例的图7A～图7B所示的工序与图5A～图5B所示的工序相同，在同一部分上附以相同的标号并省略具体的说明。
接着图7B所示的工序，如图7C所示，使用抗蚀剂掩模，在下部电极6上形成具有开口部的抗蚀剂图形11。在本实施例中，将开口部的面积设定得比下部电极6的面积大。
接着，如图7D所示，通过干法腐蚀来除去抗蚀剂图形11的开口部的一部分绝缘膜8，而形成凹部12。因此，凹部12的面积比下部电极6的面积大。接着，如图7E所示，通过CMP对绝缘膜8进行研磨使其表面平坦，再进行过研磨，直至绝缘膜8和下部电极6的表面为一平面且平坦。
根据本实施例，除了与实施例1～3同样的效果以外，还可获得以下效果：通过增大凹部12的开口部，可降低绝缘膜8的研磨体积，进一步缩短研磨时间。
(实施例8)
有关实施例8的强电介质存储器的制造方法，参照图8来说明。图8是表示强电介质存储器的制造工序的剖面图。本实施例的图8A～图8B所示的工序与图5A～图5B所示的工序相同，在同一部分上附以相同的标号并省略具体的说明。
接着图8B所示的工序，如图8C所示，使用抗蚀剂掩模，沿强电介质存储器的单元极板(cell plate)方向形成具有开口部的抗蚀剂图形11。开口部以在其中包含多个下部电极6上的区域来形成。
接着，如图8D所示，通过干法腐蚀来除去抗蚀剂图形11的开口部的一部分绝缘膜8，而形成凹部12。因此，在凹部12内，包含多个下部电极6上的区域。此时，凹部12形成在集成了下部电极6的存储器单元阵列部等的、布线图形密度高、研磨速度慢的区域中。由此，在后面的研磨工序中促进阶梯差缓和。接着，如图8E所示，通过CMP对绝缘膜8进行研磨使其表面平坦，进一步进行过研磨，直至绝缘膜8和下部电极6的表面为一平面且平坦。
根据本实施例，通过增大凹部12的开口面积，可以降低下部电极6上的绝缘膜8的研磨体积，缩短研磨时间。
(实施例9)
关于实施例9的强电介质存储器的结构，其结构特征在于：例如在实施例1记载的强电介质存储器中，将存储器单元阵列的面积设定在10,000～100,000μm2的范围内。该结构基于如以发现，即，使下部电极6露出的CMP的表面研磨状态因作为存储器单元集合体的存储器单元阵列的面积而受到影响。
图9以不同的CMP的研磨时间(30秒～75秒)表示存储器单元阵列面积(μm2)与下部电极6上的绝缘膜的残膜厚度或下部电极6周边发生的CMP凹部的关系。
从图9可知，在研磨时间从30秒变化至75秒时，在面积为10,000μm2和100,000μm2的存储器单元阵列中，研磨时间为约45秒时下部电极6(Pt)露出。如果研磨时间超过45秒，则产生深度与研磨时间相应的凹部，尽管面积有所不同，但有同样的凹进深度。另外，在存储器单元阵列面积超过100,000μm2，特别是1,000,000μm2时，可知研磨时间为45秒时，残膜的厚度为40nm左右，下部电极6不露出，难以促进阶梯差缓和。
根据以上结果，优选将存储器单元阵列的面积设定在10,000～100,000μm2的范围内。由此，可以抑制研磨残留、下部电极的剥离及损伤的发生，容易获得降低总阶梯差的效果。
(实施例10)
实施例10有关强电介质存储器的结构，其结构特征在于：例如在实施例1记载的强电介质存储器中，将相邻的存储器单元阵列部间的间隔S设定在10～100μm的范围内。该结构基于如下发现，即，使下部电极6露出的CMP的研磨状态因相邻的存储器单元阵列间设置的间隔S而受到影响。
在图10中，以每个间隔S表示研磨时间和下部电极6上的绝缘膜的残膜厚度的关系。从图10可知，在间隔S＝3.0μm时，大致以固体膜的研磨速度进行研磨，几乎不促进阶梯差缓和。相反，在间隔S＝10μm时，可知能获得与充分宽的间隔S＝100μm时情况大致同等的阶梯差缓和特性。
根据以上结果，优选将相邻的存储器单元阵列间的间隔S设定为不小于10μm。在实际应用中，如果设定在10～100μm的范围内，则可抑制研磨残留、下部电极的剥离及损伤的发生，并可降低总阶梯差。
为了不使芯片面积增大，在间隔S的区域中，在排列存储器单元时，例如可以适当装入读出放大器部等周边电路部。

Claims (17)

1.一种半导体器件的制造方法，包括以下工序：
在形成于衬底上的第1绝缘层和形成于所述第1绝缘层中的多个接触栓塞上形成导电层的工序；
对所述导电层进行构图而形成多个电容元件下部电极的工序；
在所述第1绝缘层和电容元件下部电极上形成第2绝缘层的工序；
在所述电容元件下部电极的上部区域的所述第2绝缘层形成凹部的工序；
对所述第2绝缘层进行研磨而使其平坦化的工序；
使所述电容元件下部电极露出的工序；以及
在所述电容元件下部电极的上部形成电容绝缘膜和电容元件上部电极的工序。
2.如权利要求1所述的半导体器件的制造方法，其中，通过回蚀法进行使所述电容元件下部电极露出的工序。
3.如权利要求2所述的半导体器件的制造方法，其中，通过化学机械研磨法进行对所述第2绝缘层进行研磨而使其平坦化的工序。
4.如权利要求1所述的半导体器件的制造方法，其中，通过单一的平坦化工序和露出工序来进行对所述第2绝缘层进行研磨而使其平坦化的工序和使所述电容元件下部电极露出的工序。
5.如权利要求4所述的半导体器件的制造方法，其中，通过化学机械研磨法进行所述平坦化和露出工序。
6.如权利要求1所述的半导体器件的制造方法，其中，在形成所述电容元件下部电极的工序中，对导电层进行构图，与所述电容元件下部电极一起形成金属布线。
7.如权利要求6所述的半导体器件的制造方法，其中，仅在配置了所述电容元件下部电极的区域，形成所述第2绝缘层的凹部。
8.如权利要求1所述的半导体器件的制造方法，其中，所述导电层的表面为Pt、Ir、Ru、这些金属的合金膜、或这些金属的氧化物。
9.如权利要求1所述的半导体器件的制造方法，其中，通过干法腐蚀进行在所述第2绝缘层中形成凹部的工序。
10.如权利要求9所述的半导体器件的制造方法，其中，使所述第2绝缘层中形成的凹部的深度实质上与所述电容元件下部电极的膜厚相等。
11.如权利要求9所述的半导体器件的制造方法，其中，在所述第2绝缘层中形成凹部时，露出所述电容元件下部电极的至少一部分。
12.如权利要求9所述的半导体器件的制造方法，其中，在所述第2绝缘层中形成的凹部的底部的角上，进行所述干法腐蚀，以形成低于90°的锥角。
13.如权利要求1所述的半导体器件的制造方法，其中，作为所述第2绝缘层，通过使用臭氧和原硅酸四乙酯(TEOS)的常压CVD法形成SiO2膜。
14.如权利要求1所述的半导体器件的制造方法，其中，使所述第2绝缘层的凹部区域大于其下层的上述电容元件下部电极。
15.如权利要求1所述的半导体器件的制造方法，其中，以跨越多个所述电容元件下部电极的上部区域的尺寸，来形成所述第2绝缘层的凹部。
16.一种半导体器件，其特征在于，包括：形成于衬底上的第1绝缘层；形成于所述第1绝缘层中的接触栓塞；与所述接触栓塞连接并形成于所述第1绝缘层上的电容元件下部电极；埋入在所述电容元件下部电极周围而形成的第2绝缘层；覆盖所述电容元件下部电极而形成的电容绝缘膜；以及电容元件上部电极，在所述电容元件下部电极上中间隔着所述电容绝缘膜而形成，以使所述电容元件下部电极成为电容规定区；配置包含多个由所述电容元件下部电极、所述电容绝缘膜和所述电容元件上部电极形成的电容元件的电容元件组；
将所述电容元件下部电极和所述第2绝缘层的表面进行研磨而使其平坦化，所述电容元件组的面积为10,000～100,000μm2。
17.如权利要求16所述的半导体器件，其中，配置多组所述电容元件组，相邻的所述电容元件组间的间隔为10～100μm。
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