CN1473397A - 在移动台中交接调制解调器和存储器的设备和方法 - Google Patents

Abstract

移动台中的内部数据处理设备和方法。用NAND闪速存储器取代NOR闪速存储器，作为存储内部数据的存储器，并且，将调制解调器与NAND闪速存储器交接。

Description

在移动台中交接调制解调器和存储器的设备和方法

                      发明背景

1.发明领域

本发明一般涉及移动台(MS)中处理内部数据的设备和方法，尤其涉及交接调制解调器和存储器的设备和方法。

2.相关技术描述

MS在其早期发展阶段只为语音呼叫服务，随着用户需求的不断增长和通信技术的进步，现在，支持包括数据服务在内的各种各样服务。各种各样服务是文本服务、图形服务、电子邮件、语音邮件、导航、运动图像的发送等。

MS配有处理在无线网络上接收的数据和要发送的数据的调制解调器。调制解调器通常以芯片的形式实现，调制解调器对于驱动MS来说是必不可少的。MS还配有存储来自上述服务的数据和操作MS所需的信息的存储器。因此，MS需要交接调制解调器和存储器，以提供上述服务的设备。

传统MS把NOR(“或非”)闪速存储器用于存储应用程序和OS(操作系统)代码。利用NOR闪速存储器在MS中的调制解调器和存储器之间交接数据的交接结构显示在图1中。

参照图1，芯片选择信号ROM_CSB、读出允许信号RDB、写入允许信号WRB、地址信号A、和数据信号D用于在调制解调器110和NOR闪速存储器112之间交接数据。另外，芯片选择信号(RAM_CSB)用于交接调制解调器110和工作存储器114。

参照图1，调制解调器110处理在无线网络上接收的数据或要发送的数据。一旦生成用于无线网络上的数据发送/接收的数据，调制解调器110还把数据存储在NOR闪速存储器112中。调制解调器110从NOR闪速存储器112中读取用于在无线网络上发送的数据。当对MS加电时，调制解调器110通过NOR闪速存储器112存取初始化所需的机器代码，譬如，引导代码、向量表、和负载代码。NOR闪速存储器112存储MS中所需的应用程序和OS代码。工作存储器114暂时存储调制解调器110处理预定数据和提供特定服务所需的应用程序，并且可以在需要的时候被存取。工作存储器114可以是，例如，SRAM(静态随机存取存储器)或UtRAM(实用随机存取存储器)。例如，在MS被初始化之后，调制解调器110从NOR闪速存储器112中读取OS代码和呼叫软件，将它们复制到工作存储器114中。然后，调制解调器110访问工作存储器114。把数据从NOR闪速存储器112复制到工作存储器114中的理由是，由于用作工作存储器114的SRAM的短存取时间，在工作存储器114中可以更迅速地存取数据。调制解调器110直接从NOR闪速存储器112中读取应用数据或直接把应用数据写入NOR闪速存储器112中。在必要的时候，调制解调器110把应用数据复制到工作存储器114中。

为了把数据写入NOR闪速存储器112中，调制解调器110通过芯片选择信号ROM_CSB，启用NOR闪速存储器112，在启用写入允许信号WRB期间，通过地址信号A指定预定地址，同时，通过数据信号D，把数据提供给NOR闪速存储器112。NOR闪速存储器112通过芯片选择信号ROM_CSB启用，并且，一旦在启用写入允许信号WRB的间隔内，接收到地址信号A和数据信号D，它就把数据信号D所代表的数据存储在地址信号A指定的区域中。

为了从NOR闪速存储器112中读出数据，调制解调器110通过芯片选择信号ROM_CSB，启用NOR闪速存储器112，并且，在启用读出允许信号RDB期间，通过地址信号A接收来自NOR闪速存储器112的数据信号。NOR闪速存储器112通过芯片选择信号ROM_CSB启用，在启用读出允许信号RDB期间，读出来自从调制解调器110接收的地址信号A所指定的存储区的数据，并且把数据信号D发送到调制解调器110。

为了把数据写入工作存储器114中，调制解调器110通过芯片选择信号RAM_CSB，启用工作存储器114，并且，一旦在启用写入允许信号WRB期间，接收到地址信号A和数据信号D，它就把代表数据的数据信号D存储在地址信号A指定的存储区中。

为了从工作存储器114中读出数据，调制解调器110通过芯片选择信号RAM_CSB，启用工作存储器114，并且，在启用读出允许信号RDB期间，通过地址信号A接收来自工作存储器114的数据信号D。工作存储器114通过芯片选择信号RAM_CSB启用，在启用读出允许信号RDB期间，读出来自地址信号A所指定的存储区的数据，并且把数据信号D发送到调制解调器110。

当前，16或32Mb(兆位)的存储容量对于MS提供的服务来说足够了。但是，考虑到通信市场的迅速增长，各种各样的MS服务、高级功能、高容量、和导致的数据文件大小的增加，存储容量要求是64/128Mb或更大。

就其结构而言，不可能提供存储速度要求提高了的廉价NOR闪速存储器。此外，对NOR闪速存储器需求的急剧增加增大了为制造NOR闪速存储器供应零部件的难度。在这种背景下，NAND(“与非”)闪速存储器因可以低价提供而可以更广泛地用作MS的存储器。

将容量相同的NOR闪速存储器和NAND闪速存储器作比较，前者每兆字节3.56美元，后者每兆字节0.83美元。可以期待，在2002年，NOR闪速存储器和NAND闪速存储器将分别是3.06美元和0.63美元。

就密度而言，512Mb的NAND闪速存储器对应于64-Mb NOR闪速存储器。在2002年，1024Mb的NAND闪速存储器将对应于128-Mb NOR闪速存储器。

因此，可以断言，就成本和密度而言，NAND闪速存储器优于NOR闪速存储器。因此，在MS中，NOR闪速存储器已经到达它们的使用极限。

                    发明概述

因此，本发明的一个目的是提供一种利用NAND闪速存储器的MS。

本发明的另一个目的是提供一种在MS中的调制解调器和NAND闪速存储器之间交接数据的设备和方法。

为了实现上面和其它目的，本发明提供了在MS中的调制解调器和NAND闪速存储器之间交接数据的设备和方法。在NAND闪速存储器和调制解调器之间的接口电路中，工作存储器具有比NAND闪速存储器的容量小的容量，把存储在NAND闪速存储器中的一部分信息复制到其中，和具有与NAND闪速存储器的第一地址不同的第二地址。可编程存储器具有把存储在NAND闪速存储器中的一部分信息复制到工作存储器所需的机器代码。控制器与可编程存储器相连接，用于控制利用第二地址随机读出存储在工作存储器中的信息。

为了把数据写入NAND闪速存储器中，当调制解调器启用第一芯片选择信号和写入命令时，通过启用用于启动NAND闪速存储器的第二芯片选择信号和命令锁存允许信号，把写入命令发送到NAND闪速存储器。通过禁用命令锁存允许信号和启用地址锁存允许信号，和把来自调制解调器的数据写入NAND闪速存储器中，把写入地址发送到NAND闪速存储器。通过禁用地址锁存允许信号和第三芯片选择信号，在纠错码发生器中生成数据的纠错码。通过禁用第三芯片选择信号和启用用于启动NAND闪速存储器的第二芯片选择信号，把纠错码发送到NAND闪速存储器，并且将其写入NAND闪速存储器中。然后，禁用第二芯片选择信号。

为了从NAND闪速存储器中读出数据，当调制解调器启用第一芯片选择信号和读出命令时，通过启用用于启动NAND闪速存储器的第二芯片选择信号和命令锁存允许信号，把读出命令发送到NAND闪速存储器。通过禁用命令锁存允许信号和启用地址锁存允许信号，把读出地址发送到NAND闪速存储器，和读出在读出地址上的数据和数据的纠错码。通过禁用地址锁存允许信号和第三芯片选择信号，在纠错码发生器中生成数据的纠错码。当禁用第三芯片选择信号时，通过将读出的纠错码与生成的纠错码相比较，确定读出的数据是否存在错误。如果确定读出的数据存在错误，那么，纠正错误。

                附图简述

通过结合附图，进行如下详细描述，本发明的上面和其它目的、特征和优点将更加清楚，在附图中：

图1是交接MS中的调制解调器和存储器的传统设备的方块图；

图2是根据本发明实施例交接MS中的调制解调器和存储器的设备的方块图；

图3是图2所示的NFC(NAND闪速存储器)的方块图；

图4是显示根据本发明实施例把数据从MS中的调制解调器写入存储单元中的流程图；

图5是显示根据本发明实施例把数据从MS中的存储单元读到调制解调器中的流程图；

图6显示了图3所示的组合逻辑单元的一部分；

图7是含有图6所示的组合逻辑单元的交接设备的时序图；

图8是组合逻辑单元的另一个实施例的详细电路图；和

图9是当使用图8所示的组合逻辑单元时，输入到ECC(纠错码)发生器的信号的时序图。

                优选实施例详述

下文参照附图描述本发明的优选实施例。在如下的描述中，对那些众所周知的功能或结构将不作详细描述，否则的话，本发明的重点将不突出。

为了用根据本发明的NAND闪速存储器取代NOR闪速存储器，一般说来，要解决如下几个方面。

(1)当最初对MS加电时，调制解调器随机存取包括向量表、引导代码、和负载代码的机器代码，供初始化用。在传统NOR闪速存储器的情况中，机器代码是否在允许随机存取的NOR闪速存储器中是无关紧要的。但是，由于根据本发明的NAND闪速存储器不允许随机存取，因此，需要允许对机器代码随机存取的器件。

(2)需要NAND闪速存储器控制器，它根据来自调制解调器的命令，控制NAND闪速存储器，并且报告NAND闪速存储器的控制状态，从而使调制解调器能够存取NAND闪速存储器。

图2显示了根据本发明实施例交接调制解调器和存储单元的设备，它满足上面几个方面。如图所示，交接设备包括调制解调器210、存储单元230、和交接调制解调器210和存储单元230的接口220。

参照图2，接口220包括NFC222、掩模型ROM(只读存储器)224、和纠错码(ECC)发生器226。调制解调器210可以随机存取掩模型ROM224。因此，掩模型ROM224存储初始化所需的基本数据，譬如，向量表、引导代码、和负载代码，从而回避了NOR闪速存储器或刷新的需要。掩模型ROM224的基本数据是把数据从NAND闪速存储器232复制到工作存储器234的程序数据。

ECC发生器226接收在调制解调器210和存储单元230之间发送的数据，为输入数据生成奇偶校验码ECCDATAL[7:0]、ECCDATAH[7:0]和ECCDATAX[7:0]。奇偶校验码用于调制解调器中的位错误检验和纠正。掩模型ROM224通过来自调制解调器210的芯片选择信号ROM1_CSB启用，并且，根据地址信号A[13:1]，把数据D[15:0]输出到调制解调器210。NFC222控制存储单元230，以便调制解调器210可以把数据写入存储单元230中或从存储单元230中读出数据。也就是说，根据从调制解调器210接收的命令ROM2_CSB、GP_CSB、WRB和RDB，NFC_220通过信号NFROM_CSB、CLE、ALE、NAND_WRB和NAND_RDB控制存储单元230。这些信号和命令下面将作进一步描述。NFC220还向调制解调器210报告存储单元230的当前控制状态，并且把ECC发生器226生成的奇偶校验码发送到调制解调器210。

存储单元230包括NAND闪速存储器232和工作存储器234。NAND闪速存储器232在NFC222的控制下，读写数据。工作存储器234暂时存储从调制解调器210接收的数据，以便于调制解调器210快速数据存取。

现在，定义与接口220有关的信号如下。

对于输入到接口220的信号，ROM1_CSB是启用掩模型ROM224的芯片选择信号。ROM2_CSB是当NFC222存取ECC发生器226、NAND闪速存储器232、或工作存储器234时启用的、输入到NFC222的芯片选择信号。GP_CSB是输入到NFC222的和当NFC222存取ECC发生器226或NAND闪速存储器232时启用的芯片选择信号。A[13:1]是地址总线信号。RDB是为调制解调器210从NAND闪速存储器230、工作存储器234、ECC发生器226、或NFC222中读出数据而启用的。WRB是为调制解调器210把数据写入NAND闪速存储器230、工作存储器234、ECC发生器226、或NFC222中而启用的。

对于从接口220输出的信号，当存取NAND闪速存储器232时，启用ALE(地址锁存允许信号)，以便把地址写入数据总线中。当存取NAND闪速存储器232时，启用CLE(命令锁存允许信号)，以便把命令写入数据总线中。命令可以根据NAND闪速存储器232来定义。NFROM_CSB是为NFC222存取NAND闪速存储器232而启用的芯片选择信号。当NFC222把数据写入NAND闪速存储器232中时，启用NAND_WRB。当NFC222从NAND闪速存储器232中读出数据时，启用NAND_RDB。

对于接口220中的内部信号，NFC222通过ECC_START启用ECC发生器226，以生成奇偶校验码。ECC_RCE是为根据来自ECC222的请求，读出奇偶校验码而启用的芯片选择信号。ECCDATAL[7:0]、ECCDATAH[7:0]和ECCDATAX[7:0]是代表ECC发生器226根据来自NFC222的请求生成的奇偶校验码的信号。

除了上述信号之外，RBB是代表NAND闪速存储器的状态，即，就绪状态或忙状态的信号。当NAND闪速存储器232忙着时，不允许调制解调器210存取数据。换句话说，只有当NAND闪速存储器232就绪时，数据存取才可以进行。调制解调器210利用通过通用输入输出引脚GPIO_INT接收的信号RBB，确定NAND闪速存储器232的当前状态，供将调制解调器210与外部设备交接用。RAM_CSB是调制解调器210存取工作存储器234时启用的芯片选择信号。当NFC222不存取NAND闪速存储器232时，可以将信号ROM2_CSB与RAM_CSB连接在一起。

由于供初始化用的机器代码存储在掩模型ROM224中，调制解调器210在开始加电时，利用从掩模型ROM224中读出的机器代码进行自举。在初始化之后，调制解调器210从NAND闪速存储器232中读出0S代码和呼叫软件，并且把它们复制到工作存储器234中。然后，调制解调器210存取工作存储器234。把数据从NAND闪速存储器232复制到工作存储器234中的理由是用作工作存储器234的SRAM或UtRAM的短存取时间。虽然调制解调器直接从NAND闪速存储器232中读取应用数据或直接把应用数据写入NAND闪速存储器232中，但是，在必要的时候，也可以把应用数据复制到工作存储器234中。

图3是图2所示的NFC222的详细方块图。参照图3，当启用从调制解调器210接收的芯片选择信号GP_CSB和写入允许信号WRB，和把特定地址和数据分别写入地址总线信号A和数据总线信号D中时，它们控制通过第一寄存器群中的端点Q0到Q4输出的信号。Mux_Select是通过端口Q3输出的。如果Mux_Select被设置成0，通过第一组合逻辑单元和第一寄存器群控制与NAND闪速存储器232有关的信号CLE、ALE、NFROM_CSB、NAND_WRB、和NAND_RDB和与ECC发生器226有关的信号ECC_RCE。另一方面，如果Mux_Select被设置成1，通过第二组合逻辑单元和第二寄存器群控制信号CLE、ALE、NFROM CSB、NAND_WRB、NAND_RDB、和ECC_RCE。也就是说，利用第一组合逻辑单元和第一寄存器群，或第二组合逻辑单元和第二寄存器群来控制NAND闪速存储器232和ECC发生器226。

下面对根据本发明实施例的交接设备的操作加以描述。可以在把数据写入NAND闪速存储器232中和从NAND闪速存储器232中读出数据方面对操作加以考虑。

图4和5分别是显示从NAND闪速存储器232中读出数据和把数据写入NAND闪速存储器232中的NFC_222中的控制操作的流程图。

参照图4，在步骤410中，NFC222接收来自调制解调器210的数据写入请求。调制解调器210利用地址总线信号A、数据总线信号D、写入允许信号WRB、和芯片选择信号GP_CSB或ROM2_CSB请求数据写入。

在步骤412中，NFC222启用存取NAND闪速存储器232的芯片选择信号NFROM_CSB和把数据写入命令发送到NAND闪速存储器232的信号CLE。NAND闪速存储器232通过NFROM_CSB启用，为响应信号CLE，接收来自NFC222的命令作好准备。在步骤414中，NFC222通过数据总线信号D[7:0]向NAND闪速存储器232发送写入命令(80H)。然后，NAND闪速存储器232等待接收要写入的地址和数据。同时，在步骤416中，NFC222禁用信号CLE和启用分别存取NAND闪速存储器232和发送地址的信号NFROM_CSB和ALE。

在步骤418中，NFC222通过数据总线信号D[7:0]发送要把数据写在上面的地址。然后，在步骤420中，NFC222禁用信号ALE和启用在ECC发生器226中生成奇偶校验码的信号ECC_START。

调制解调器210通过数据总线信号D[15:0]发送预定写入数据。把数据写在NAND闪速存储器232中的指定地址上。数据还被馈送到ECC发生器226，ECC发生器226生成供接收数据用的奇偶校验码ECDATAL[7:0]、ECDATAH[7:0]和ECDATAX[7:0]。

在步骤422中，调制解调器210通过NFC 222启用信号ECC_RCE，读出奇偶校验码ECDATAL[7:0]、ECDATAH[7:0]和ECDATAX[7:0]。在步骤424中，NFC222禁用信号ECC_START和启用信号NFROM_CSB，把奇偶校验码写入NAND闪速存储器232中。随后，在步骤426中，调制解调器2l0通过数据总线信号D[7:0]发送奇偶校验码。把奇偶校验码存储在NAND闪速存储器232的预定区域中。

NFC222在步骤428中启用信号CLE，和在步骤430中发送用于通过数据总线信号D[7:0]确定数据写入是否取得成功的检验命令(10H)。在步骤432中，NFC222禁用信号CLE。

一旦接收到检验命令，NAND闪速存储器232就通过数据总线信号D[6]发送有关它当前状态的信息。当前状态指的是忙状态或空闲状态。即使不接收检验命令，NAND闪速存储器232也总是通过信号RBB向调制解调器210报告它的当前状态。NAND闪速存储器232通过数据总线信号D[0]告诉NFC222数据写入是否取得成功。

在步骤434中，调制解调器210通过数据总线信号D[6]或RBB确定NAND闪速存储器232的状态。如果NAND闪速存储器232处在空闲状态，调制解调器210就在步骤436中，通过数据总线信号D[0]确定在数据写入期间已经出现了错误。如果数据写入取得成功，NFC222就禁用信号NFROM_CSB和结束数据写入。另一方面，在数据写入失败的情况下，NFC222禁用信号NFROM_CSB，返回到步骤410。

参照图5，在步骤5l0中，NFC222接收来自调制解调器210的数据读出请求。调制解调器210利用地址总线信号A、数据总线信号D、读出允许信号RDB、和芯片选择信号GP_CSB或ROM2_CSB请求数据读出。

在步骤512中，NFC222启用存取NAND闪速存储器232的芯片选择信号NFROM_CSB和把数据读出命令发送到NAND闪速存储器232的信号CLE。NAND闪速存储器232通过NFROM_CSB启用，为响应信号CLE，接收来自NFC222的命令作好准备。在步骤514中，NFC222通过数据总线信号D[7:0]向NAND闪速存储器232发送数据读出命令(00H)。然后，NAND闪速存储器232等待接收地址。同时，在步骤516中，NFC222禁用信号CLE和启用发送地址的信号ALE。

在步骤518中，NFC222通过数据总线信号D[7:0]发送要从中读出数据的地址。然后，在步骤520中，NFC222禁用信号ALE。一旦接收到数据读出命令和地址，NAND闪速存储器232就通过数据总线信号D[6]或信号RBB，发送有关它当前状态的信息。当前状态指的是忙状态或空闲状态。在空闲状态下，NAND闪速存储器232从地址中读出数据，并且通过数据总线信号D[7:0]发送它。

在步骤524中，调制解调器210通过数据总线信号D[6]或信号RBB确定NAND闪速存储器232的状态。如果NAND闪速存储器232处在空闲状态，调制解调器210就在步骤524中启用生成供读出数据用的奇偶校验码的信号ECC_START。ECC发生器226生成供读出数据用的奇偶校验码ECDATAL[7:0]、ECDATAH[7:0]和ECDATAX[7:0]。

调制解调器210在步骤526中，通过EFC222启用信号ECC_RCE，从ECC发生器226中读出奇偶校验码，和在步骤528中，通过EFC222禁用信号ECC_START。在步骤530中，调制解调器210从NAND闪速存储器232中读出与读出数据相对应的奇偶校验码。然后，在步骤532中，调制解调器210禁用信号NFROM_CSB。

调制解调器210在步骤534中，将生成的奇偶校验码与读出的奇偶校验码相比较，并且在步骤536中，根据比较结果确定读出数据是否存在错误。如果奇偶校验码有异，调制解调器210就确定读出数据存在错误。如果它们是相同的，调制解调器210就确定在读出数据中没有错误。

如果在步骤536中，调制解调器210确定读出数据没有错误，那么，结束数据读出操作，否则，在步骤538中纠正错误，然后，结束数据读出操作。

如上所述，数据被写入NAND闪速存储器232的数据区中。对于数据写入，ECC发生器226为数据生成奇偶校验码。调制解调器210把奇偶校验码写入NAND闪速存储器232中。在读出操作中，把从NAND闪速存储器232中读出的数据馈送到ECC发生器226。ECC发生器226为读出数据生成新的奇偶校验码。调制解调器210将新的奇偶校验码与像存储在NAND闪速存储器232中那样的、与读出数据相对应的奇偶校验码相比较。根据比较结果，调制解调器确定读出数据是否存在错误。如果是，纠正错误。

同时，当最初加电时，调制解调器210从掩模型ROM224中读出机器代码，进行初始化。初始化操作将参照图2加以描述。

在最初加电时，调制解调器210启用芯片选择信号ROMl_CSB来存取掩模型ROM224。掩模型ROM224通过ROMl_CSB启用，并且等待来自调制解调器210的命令。调制解调器210通过地址总线信号A[13:1]把存储机器代码的地址提供经掩模型ROM224。然后，掩模型ROM224读出地址上的机器代码，通过数据总线信号D[15:0]发送它们。调制解调器210根据机器代码进行初始化。

如上所述，调制解调器210把从NAND闪速存储器232中读出的数据复制到工作存储器234中，供快速存取用。

为此，调制解调器210启用芯片选择信号RAM_CSB，通过端口CE1存取工作存储器234。如果调制解调器210不存取NAND闪速存储器232，可以用信号ROM2_CSB来取代信号RAM_CSB。工作存储器234通过信号RAM_CSB启动，等待接收来自调制解调器210的命令。当调制解调器210打算把从NAND闪速存储器232读出的OS代码和呼叫软件复制到工作存储器234中时，它启用写入允许信号WRB。相反，为了从工作存储器234中读出OS代码和呼叫软件，调制解调器210启用读出允许信号RDB。通过端口OE把信号WRB馈送到工作存储器234，和通过端口WE把信号RDB馈送到工作存储器234。当启用端口OE时，工作存储器234等待从调制解调器210接收地址和数据，譬如，OS代码、呼叫软件等。工作存储器234通过地址总线信号[21:1]接收地址，通过数据总线信号[15:0]接收数据，把数据写在地址上。

如果先启动工作存储器234，然后，启用端口WE，那么，工作存储器234等待从调制解调器210接收地址。一旦通过地址总线信号[21:1]接收到地址，就读出地址上的数据，和通过数据总线信号D[15:0]把它发送到调制解调器210。

回头参照图3，对于从调制解调器210的信号输入，即，A[13:1]、D[15:0]、GP_CSB、WRB、RDB、和ROM2_CSB，NFC 222输出把数据写入NAND闪速存储器232中或从NAND闪速存储器232中读出数据所需的信号，即，CLE、ALE、ECC_RCE、NFROM_CSB、GP_CSB_OUT、NAND_WRB、和NAND_RDB。

通过AND(“与”)门把信号GP_CSB和WRB馈送到第一寄存器群的端口CK。第一寄存器群通过端口Q3输出信号Mux_Select，作为多路复用器(MUX)多路复用信号CLE、ALE、ECC_RCE、NFROM_CSB、GP_CSB_OUT、NAND_WRB、和NAND_RDB的允许信号。第一寄存器群利用第一组合逻辑单元，根据信号A[13:1]和D[15:0]控制信号CLE、ALE、ECC_RCE、和NFROM_CSB。把信号A[12]和A[13]和芯片选择信号GP_CSB施加到第二组合逻辑单元的输入端上。第二组合逻辑单元生成信号CLE、ALE、ECC_RCE、和NFROM_CSB。信号GP_CSB_OUT用作NAND闪速存储器232或LCD(液晶显示器)模块(未示出)的接口信号。当启用信号GP_CSB，和信号A[10]和A[13]二者都是1时，启用信号GP_CSB_OUT，并且把信号GP_CSB_OUT用作芯片选择信号。

图6显示了图3所示的第二组合逻辑单元。参照图6，以触发器(F/F)的形式构造组合逻辑单元。第一反相器NOT1使地址信号A[12]反相。第一OR(“或”)门OR1对第一反相器NOT1的输出和芯片选择信号GP_CSB进行“或”选通。第三OR门OR3对第一OR门OR1的输出和写入允许信号WRB进行“或”选通。把第三OR门OR3的输出作为时钟脉冲信号MSM_CLK馈送到寄存器群。

第二反相器NOT2使地址信号A[13]反相。第二OR门OR2对第二反相器NOT2的输出和芯片选择信号GP_CSB进行“或”选通。第四OR门OR4对第二OR门OR2的输出和写入允许信号WRB进行“或”选通。第四和第五OR门OR4和OR5的输出分别变成NAND闪速存储器写入信号NAND_WRB和NAND闪速存储器读出信号NAND_RDB。

图7是含有图3和6所示的组合逻辑单元的NFC222的时序图。参照图7，描述读出信号和写入信号的时序。

当请求数据写入时，在时刻t0低电平启用芯片选择信号GO_CSB。在从时刻t1的下降沿开始的一个时钟脉冲间隔内启用信号WRB。这对应于图4中从步骤410到步骤412，或图5中从步骤510到步骤512的转变。也就是说，由于启用了信号GP_CSB和WRB，因此，满足步骤410或510。在时刻t2，高电平启用信号CLE，并且，信号NFROM_CSB转变成低电平。也就是说，执行步骤412或512。然后，在时刻t1的下降沿和时刻t7的下降沿之间，如步骤414或514中那样，输出读出命令或写入命令，作为接口输出I/O。在输出读出命令或写入命令之后，在时刻t7的下降沿上启用使命令得以发送的信号CLE和ALE二者。

然后，输出读出地址或写入地址。由于在把数据输入NAND闪速存储器中或从NAND闪速存储器中读出数据期间的高差错率，必须在写入数据或读出数据之前启动ECC发生器226。

为了把开始命令发送到ECC发生器226，在时刻t8的上升沿启用信号GP_CSB，和在时刻t19的下降沿启用信号WRB。因此，在时刻t19的下降沿，信号NFROM_CSB从低电平转变成高电平，和信号ECC_RCE从高电平转变成低电平。因此，从时刻t20到时刻t25，把开始命令传送到ECC发生器226。然后，执行数据读出命令或数据写入命令。

从图7中可以看出，在传送命令信号之前和之后分别损失了两个时钟脉冲。这是因为，在利用地址信号A[12]和信号GP_CSB生成写入时钟脉冲信号MSM_CLK之后，它起触发器时钟脉冲信号的作用，因此，根据输入数据，生成信号ALE、CLE、NFROM_CSB、和ECC_RCE。另外，借助于地址信号A[13]和信号GP_CSB，生成信号NAND_WEB和NAND_RDB。因此，在发送每个命令之前和之后出现两个时钟脉冲损失。

图8是根据本发明的组合逻辑单元的另一个实施例的详细电路图。参照图8，把芯片选择信号GP_CSB馈送到第一OR门OR1、第二OR门OR2、和第二反相器NOT2。第二反相器NOT2使信号GP_CSB反相。第一AND(“与”)门AND1对地址信号A[12]和第二反相器NOT2的输出进行AND选通，输出信号NAND_CLE。第二AND门AND2对地址信号A[11]和第二反相器NOT2的输出进行AND选通，输出信号NAND_ALE。

同时，第一反相器NOT1使地址信号A[13]反相。第一OR门OR1对信号GP_CSB和第一反相器NOT1的输出进行OR选通，输出信号NAND_CSB。第二OR门OR2对信号GP_CSB和在第三反相器NOT3中反相的地址信号A[10]进行OR选通，输出信号ECC_RCE。

图9是输入到含有图8所示的组合逻辑单元的接口220中的ECC发生器的信号的时序图。

与图7所示的信号时序相比，通过利用信号GP_CSB的特性，在传送命令信号之前和之后没有出现两个时钟脉冲的延迟。也就是说，这是因为利用GP_CSB和A[12]、和GP_CSB和A[13]的信号对生成信号ECC_RCE、ALE、CLE、和NFROM_CSB，并且，这种组合逻辑单元不利用触发器。

按照如上所述的本发明，在MS中，高容量、廉价NAND闪速存储器取代了在成本、容量、和供应方面都存在诸多限制的NOR闪速存储器。因此，MS在成本和性能方面都得到提升。

虽然通过参照本发明的某些优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。

Claims (20)

1.一种内含NAND闪速存储器的电路，所述NAND闪速存储器含有数个输入和输出引脚和含有第一地址，用于存储操作对象所需的信息，接收读出命令和地址，和输出存储在地址上的信息，所述电路包括：

工作存储器，具有比NAND闪速存储器的容量小的容量，把存储在NAND闪速存储器中的一部分信息复制到其中，和具有与NAND闪速存储器的第一地址不同的第二地址；

可编程存储器，含有把存储在NAND闪速存储器中的一部分信息复制到工作存储器所需的机器代码；和

与可编程存储器相连接的控制器，用于控制利用第二地址随机读出存储在工作存储器中的信息。

2.根据权利要求1所述的电路，其中，在初始操作中，控制器从可编程存储器中读出机器代码，和把存储在NAND闪速存储器中的一部分信息复制到工作存储器中。

3.根据权利要求1所述的电路，还包括纠错码发生器，用于为要写入或读出的数据生成纠错码，和把纠错码输出到控制器。

4.根据权利要求3所述的电路，其中，当数据写入NAND闪速存储器中时，控制器控制纠错码发生器生成纠错码，和控制NAND闪速存储器把纠错码存储在与用于数据的地址不同的地址上。

5.根据权利要求3所述的电路，其中，当读出数据时，控制器控制纠错码发生器生成纠错码，从NAND闪速存储器中的数据中读出存储在不同地址上的纠错码，将生成的纠错码与读出的纠错码相比较，和根据比较结果，确定读出数据是否存在错误。

6.根据权利要求1所述的电路，其中，机器代码包括向量表、引导代码、和负载代码。

7.一种交接存储数据的NAND闪速存储器和处理要写入NAND闪速存储器中的数据的调制解调器的设备，包括：

存储器控制器，用于当启用芯片选择信号和写入命令时，控制从调制解调器接收的数据和要写入NAND闪速存储器中的纠错码；

由存储器控制器启动的掩模型ROM(只读存储器)，用于在初始加电时，一旦接收到来自调制解调器的读出命令，就输出初始化所需的机器代码；和

由存储器控制器启动的纠错码发生器，用于为从调制解调器接收的数据生成纠错码，和通过存储器控制器把纠错码输出到调制解调器。

8.根据权利要求7所述的设备，还包括通过控制存储器控制器启动的纠错码发生器，用于通过存储器控制器把纠错码提供给调制解调器。

9.根据权利要求7所述的设备，还包括由调制解调器启动的工作存储器，用于接收存储在要求从调制解调器快速存取的NAND闪速存储器中的一部分数据，和在存储器控制器的控制下把数据输出到调制解调器。

10.一种在移动台中交接NAND闪速存储器和调制解调器的方法，所述移动台含有存储数据的NAND闪速存储器、和处理要写入NAND闪速存储器中的数据的调制解调器，所述方法包括如下步骤：

当调制解调器启用第一芯片选择信号和写入命令时，通过启用用于启动NAND闪速存储器的第二芯片选择信号和命令锁存允许信号，把写入命令发送到NAND闪速存储器；

通过禁用命令锁存允许信号和启用地址锁存允许信号，和把来自调制解调器的数据写入NAND闪速存储器中，把写入地址发送到NAND闪速存储器；和

禁用第二芯片选择信号。

11.根据权利要求10所述的方法，还包括如下步骤：在第二芯片选择信号禁用步骤之前，通过命令锁存允许信号发送检验命令，检验NAND闪速存储器的当前状态，和确定数据写入是否取得成功。

12.一种在移动台中交接NAND闪速存储器和调制解调器的方法，所述移动台含有存储数据的NAND闪速存储器、处理要写入NAND闪速存储器中的数据的调制解调器、和为从调制解调器接收的数据生成纠错码的纠错码发生器，所述方法包括如下步骤：

当调制解调器启用第一芯片选择信号和读出命令时，通过启用用于启动NAND闪速存储器的第二芯片选择信号和命令锁存允许信号，把读出命令发送到NAND闪速存储器；

通过禁用命令锁存允许信号和启用地址锁存允许信号，把读出地址发送到NAND闪速存储器，和读出在读出地址上的数据和数据的纠错码；

通过禁用地址锁存允许信号和第三芯片选择信号，在纠错码发生器中生成数据的纠错码；

通过将读出的纠错码与生成的纠错码相比较，确定读出的数据是否存在错误；和

如果确定读出的数据存在错误，那么，纠正错误。

13.一种在移动台中交接NAND闪速存储器和调制解调器的方法，所述移动台含有存储数据的NAND闪速存储器、含有要根据初始化从NAND闪速存储器中读出的机器代码的可编程存储器、含有与NAND闪速存储器不同的地址的工作存储器、和从NAND闪速存储器中读出数据的调制解调器，所述方法包括如下步骤：

根据来自可编程存储器的基本数据，初始化调制解调器；和

根据基本数据从NAND中读出数据，和把读出数据写入工作存储器中。

14.根据权利要求13所述的方法，还包括如下步骤：

一旦通过调制解调器启用芯片选择信号和写入命令，就启用用于启动NAND闪速存储器的芯片选择信号和命令锁存允许信号，和把写入命令发送到NAND闪速存储器；

通过禁用命令锁存允许信号和启用地址锁存允许信号，发送要把来自调制解调器的数据写在上面的地址，和通过NAND闪速存储器，写入来自调制解调器的数据；和

禁用用于启动NAND闪速存储器的芯片选择信号。

15.根据权利要求13所述的方法，还包括如下步骤：

一旦通过调制解调器启用芯片选择信号和读出命令，就通过启用用于启动NAND闪速存储器的芯片选择信号和命令锁存允许信号，把读出命令发送到NAND闪速存储器和读出数据。

16.一种在移动台中交接NAND闪速存储器和调制解调器的方法，所述移动台含有存储数据的NAND闪速存储器、含有要根据初始化从NAND闪速存储器中读出的机器代码的可编程存储器、为在调制解调器和NAND闪速存储器之间接收/发送的数据生成纠错码的纠错码发生器、含有与NAND闪速存储器不同的地址的工作存储器、和从NAND闪速存储器中读出数据的调制解调器，所述方法包括如下步骤：

根据来自可编程存储器的基本数据，初始化调制解调器；和

根据基本数据从NAND中读出数据，和把读出数据写入工作存储器中。

17.根据权利要求16所述的方法，还包括如下步骤：

一旦通过调制解调器启用芯片选择信号和写入命令，就启用用于启动NAND闪速存储器的芯片选择信号和命令锁存允许信号，和把写入命令发送到NAND闪速存储器；

通过禁用命令锁存允许信号和启用地址锁存允许信号，发送要把来自调制解调器的数据写在上面的地址，和通过NAND闪速存储器，写入来自调制解调器的数据；和

禁用用于启动NAND闪速存储器的芯片选择信号。

18.根据权利要求17所述的方法，还包括如下步骤：

一旦写入数据，就禁用地址锁存允许信号和启用芯片选择信号，和从纠错码发生器接收与调制解调器的数据相对应的纠错码；和

通过禁用用于纠错的芯片选择信号和启用用于启动NAND闪速存储器的芯片选择信号，把纠错码发送到NAND闪速存储器，并且写入数据。

19.根据权利要求18所述的方法，还包括如下步骤：

一旦通过调制解调器启用芯片选择信号和读出命令，就启用用于启动NAND闪速存储器的芯片选择信号和命令锁存允许信号，和把读出命令发送到NAND闪速存储器。

20.根据权利要求19所述的方法，还包括如下步骤：

一旦读出数据，就通过禁用命令锁存允许信号和启用地址锁存允许信号，发送把要读出的数据写在上面的地址，和通过NAND闪速存储器，读出相应数据和与相应数据相对地写入的纠错码；和

禁用地址锁存允许信号和启用芯片选择信号，和从纠错码发生器接收与读出数据相对应的纠错码；

禁用芯片选择信号，和将纠错码发生器的纠错码与读出数据的纠错码相比较，以确定是否产生与读出数据有关的错误；和

一旦产生错误，就对读出数据进行纠错。

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