CN1466150A - 快闪存储器的分页缓冲器 - Google Patents

Abstract

本发明提供一种快闪存储器的分页缓冲器，其包含有一电压源，一锁定电路，以及多个切换开关，首先，控制该切换开关而重置该锁定电路的第一、二端分别达到一预定电平，若一存储单元不需编程化，当该电压电源输出一编程电压时，该锁定电路的第一、二端的电压维持不变，若该存储单元需编程化，当该电压源输出一编程电压时，该锁定电路的第一、二端的电压改变，而当该存储单元完成编程化之后，该锁定电路的第一、二端的电压分别回复至该预定电平。

Description

快闪存储器的分页缓冲器

                        发明领域

本发明提供一种分页缓冲器，尤指一种增加快闪存储器操作效率的分页缓冲器。

                        背景说明

近年来，随着便携式(portable)电子产品的需求增加，快闪(flash)存储器的技术以及市场应用也日益成热扩大。这些便携式电子产品包括有数字相机的底片、手机、游戏机(video game apparatus)、个人数字助理(personal digitalassistant，PDA)的存储器、电话答录装置以及可编程IC等等。快闪存储器为一种非易变性存储器(non-volatile memory)，其运作原理是通过改变晶体管或存储单元的临界电压(threshold voltage)来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而受到消失，而快闪存储器为电可擦除且可编程的只读存储器(electrically erasable andprogrammable read only memory，EEPROM)的一种特殊结构。

请参阅图1，图1为现有的电可擦除且可编程的只读存储器10的结构示意图。电可擦除且可编程的只读存储器10包含有一基底(substrate)12，一源极(source)14，一漏极(drain)16，一浮动门极(floating gate)18，以及一控制门极(control gate)20。浮动门极18与基底12中的通道(channel)22之间以一氧化层24分离，而基底12是连接于一参考电压Vbb(一般是使用接地电压作为该参考电压)，若可擦除且可编程的只读存储器10为N型金属氧化半导体(NMOS)构造，则基底12为P型掺杂区，而源极14及漏极16为N型掺杂区，相反地，若可擦除且可编程的只读存储器10为P型金属氧化半导体(PMOS)构造，则基底12为N型掺杂区，而源极14及漏极16为P型掺杂区。

电可擦除且可编程的只读存储器10的原理详述如下，输入控制门极20的控制电压Vcg可改变浮动门极18上所存储的电子(electron)，所以透过浮动门极18上所存储的电子而进一步地改变形成通道22所需的临界电压。所以，在读取时，电可擦除且可编程的只读存储器10依据浮动门极18所存储的电子而区分为两种状态，其是将通道22中的电子经由氧化层24而驱动至浮动门极1 8以改变浮动门极18所存储的电子数目，当浮动门极18存储较多电子时，临界电压较高，而当浮动门极18存储较少电子时，临界电压也较低，因此，为了使可擦除且可编程的只读存储器10的源极14与漏极16导通，必须于控制门极20输入一控制电压Vcg以修正浮动门极18的临界电压对通道22的影响，并经由读取源极14与漏极16之间导通的电流值以判定于该外加控制电压Vcg下，电可擦除且可编程的只读存储器10所代表的状态为“1”或“0”。

为了对电可擦除且可编程的只读存储器10进行编程化，因此必须控制浮动门极18上所存储的电子数量，一般是利用FN穿遂(Fowler-Nordheimtunneling)或热电子注入(hot electron injection)的方式，举例来说，对于热电子注入的方式而言，其是于控制门板20输入10伏特的控制电压Vcg，于漏极16输入5伏特的电压Vd，以及于源极14输入接地电压Vs。当电子经由通道22自源极14移动至漏极16时，控制门极20与源极14所形成的电场以及源极14与漏极16所形成的电场会使漏极16周围的电子开始加速移动而产生高能量的电子，最后控制门板20所提供的正电压会将通道22中达到足以克服氧化层24的相对应能量障壁(potential energy barrier)的电子吸引并传导至浮动门极18。而对于FN穿遂的方式而言，其是于控制门极20输入-7伏特的控制电压Vcg，漏极16为浮接(floating)，以及于源极14输入正电压Vs，所以氧化层24会产生由源极14与控制门板20所形成的电场，因此浮动门极18上所存储的电子便会受源极14与控制门极20所形成的电场影响而足以克服氧化层24所对应的能量障壁，最后浮动门极18上所存储的电子会穿遂(tunnel)氧化层24而传导至源极14。但是，相对于其他存储装置，例如动态随机存取存储器的存取，快闪存储器对浮动门极18进行充电及放电的过程相对地十分缓慢，因此也限制了快闪存储器存取数据的速度。

请参阅图2，图2为现有的快闪存储器30的功能方块图。快闪存储器30包含有一控制电路32，一感测放大电路(sense amplifier)34，一状态寄存器(status register)36，一电位提升电路(charge pump)38，一第一解码电路(Ydecoder)40，一第二解码电路(X decoder)42，以及一存储器44。存储器44包含有多个以阵列方式排列的存储单元46，用来存储二进制数据，控制电路32则控制快闪存储器30的运作以存取存储器44中的每一存储单元46，而状态寄存器36则记录存储器44目前的执行状态(写入，读取，或是擦除)，因此一电脑系统便可透过控制电路32来读取状态寄存器36并决定后续操作，感测放大电路34则可读取存储单元46并加以放大，电位提升电路38则可提供存储单元46进行写入，读取，或是擦除时的相对应电压电平，而第一解码电路40以及第二解码电路42是用来对存储器44中每一行(column)及列(row)所对应的存储单元46进行定址工作。由于每一存储单元46的快闪存储器结构并非一致，亦即于图1所示的电可擦除且可编程的只读存储器10中，电子经由氧化层24到达浮动门极18的特性是无法准确掌控的，因此每一存储单元46的浮动门极18的电子存储状况不易经由外加电压而准确控制，所以当第一解码电路40接收控制电路32的数据并定址第n列上的存储单元46，而第二解码电路42亦接收控制电路32的数据，并依据该数据及电位提升电路38所提供的电压电平来分别对第n列上的每一存储单元46进行编程化(program)，使第n列上的每一存储单元46依据控制电路32的数据而存储相对应二进制值。如上所述，每一存储单元46的特性不同，因此于一预定时间后，部分存储单元46已完成编程化，而仍有部分存储单元46因为本身特性而尚未完成编程化的步骤，所以，快闪存储器30必须对第n列上的每一存储单元46进行一验证(verify)的步骤，以确认每一存储单元46的浮动门板18均已依据控制电路32的数据而存储相对应电子，然而，逐一对每一存储单元46进行验证需耗费相当冗长的时间，且当快闪存储器30检测到有一存储单元46未完成编程化后，则会对第n列上的每一存储单元46再重新进行一次编程化，直到每一存储单元46所存储的数据与控制电路32的数据相符为止，所以，只要一个字节(byte)的数据中有一比特(bit)有问题，则该字节会不停地重复进行编程化，不但耗费时间且减低快闪存储器30的效率，而且过度地进行编程化亦可能会破坏存储单元46的结构而使存储器44失效。

                        发明概述

因此，本发明的主要目的在于提供一种快闪存储器的分页缓冲器，以解决上述问题。

本发明提供一种分页缓冲器，用来依据一输入信号更新快闪存储器中的存储单元存储的数据，该分页缓冲器包含有一电压源，一锁定电路，以及多个切换开关。该电压源用来输出一第一电压以及一第二电压，该锁定电路包含有一第一端及一第二端，且当其中一端为一高电压电平时，则另一端为一低电压电平，而该锁定电路是用来依据输入该第一端或第二端的输入信号而锁定该第一端及第二端的相对应电压电平。多个切换开关包含有一重置开关，连接于该电压源与该锁定电路的第一端之间，一载入开关，连接于该锁定电路的第二端，一验证开关，连接于该锁定电路的第一端、一控制开关，其一端连接于该电压源，而另一端分别连接于该载入开关与该验证开关，以及一写入开关，连接于该锁定电路的第二端及该控制开关。于第一时段时，控制该重置开关使该锁定电路的第一、二端分别达到一预定电平，于第二时段时，读取该输入信号并控制该载入开关以及该控制开关以调整该锁定电路的相对应第一、二端的电压电平，于第三时段时，依据该输入信号控制该写入开关以及该控制开关，并对该存储单元进行相对应的数据存储，而于第四时段时，控制该验证开关以及该控制开关以验证该输入信号与该存储单元存储的数据，若该存储单元存储的数据与该输入信号不符，则重复第三时段与第四时段的操作，直到该存储单元存储的数据与该输入信号相符为止。

                        图式的简单说明

图1为现有的电可擦除且可编程的只读存储器的结构示意图。

图2为现有的快闪存储器的功能方块图。

图3为本发明快闪存储器的功能方块图。

图4为图3所示的分页缓冲器的功能方块示意图。

                        发明的详细说明

请参阅图3，图3为本发明快闪存储器50的功能方块图。快闪存储器50包含有一控制电路52，一感测放大电路54，一状态寄存器56，一电位提升电路58，一第一解码电路60，一第二解码电路62，一存储器64，一暂存缓冲器(buffer)68，以及一检测电路71。存储器64包含有多个以阵列方式排列的存储单元66，用来存储二进制数据，而暂存缓冲器68包含有多个分页缓冲器(page buffer)70，每一分页缓冲器70是对应于每一比特线(bit line)上的所有存储单元66，若存储器64中，每一字线(word line)上有1024个存储单元66，则暂存缓冲器68包含有1024个对应于存储单元66的分页缓冲器70，此外检测电路71连接于存储器64以及暂存缓冲器68之间，用来读取存储单元66，并于分页缓冲器70对一相对应存储单元66进行编程化之后，提供存储单元66的状态给分页缓冲器70，使分页缓冲器70得以依据存储单元66的状态决定存储单元66是否需再进行编程化。当第一解码电路60接收控制电路52的数据并定址第n字线的存储单元66，而第二解码电路42亦会接收控制电路32的数据，并依据该数据及电位提升电路58所提供的电压电平，经由分页缓冲器70来分别对第n字线上的每一存储单元66进行编程化，最后则透过检测电路71来验证存储单元66是否完成编程化，举例来说，第一解码电路60以及第二解码电路62分别接收控制电路52的数据后，决定了需要进行编程化的存储单元66位址，分页缓冲器70则依据电位提升电路58所提供的电压电平以及相关存储单元66的位址对存储单元66进行编程化，当于一预定时间后，检测电路71会检测各个存储单元66的状态已决定是否已完成编程化，其中若有一存储单元66未完成编程化，则只有对应该存储单元66的分页缓冲器70会重新进行一次编程化步骤，而其余分页缓冲器70则不会重新进行编程化步骤，所以，分页缓冲器70会分别经由检测电路71检测相对应存储单元66在编程化后的状态，并且会重复执行编程化步骤直到所有需编程化的存储单元66均已完成编程化为止。

请参阅图4，图4为图3所示的分页缓冲器70的功能方块示意图。分页缓冲器70包含有一电压源72，一锁定电路(latch circuit)74，一重置开关76，一载入开关78，一验证开关80，一控制开关82，以及一写入开关84。电压源72是用来提供分页缓冲器70的操作电压以及一用来编程化存储单元66的编程电压，而该编程电压为由电位提升电路58产生，请注意，本实施例中，分页缓冲器70的操作电压(例如3伏特)并无法编程化连接于分页缓冲器70的相对应存储单元66，举例来说，如图1所示，于编程化存储单元66为二进制值“0”时，控制门极20会输入一负电压(例如-5伏特)，而漏极16输入编程电压(例如10伏特)以使浮动门极18释放电子，然而，由于操作电压与控制门极20之间的电位差不足以使浮动门极18释放电子，所以，较低电位的操作电压并无法编程化分页缓冲器70的相对应存储单元66。锁定电路74包含有两反向器86、88，当端点A输入一高电压电平时，反向器86会使端点B输出一低电压电平，同理，当端点B输入一高电压电平时，反向器88会使端点A输出一低电压电平，最后锁定电路74会锁定(1atch)端点A、B的电压电平。此外，重置信号90是用来控制重置开关76是否导通，载入信号92是用来控制载入开关78是否导通，验证信号94是用来控制验证开关80是否导通，控制信号96是用来控制控制开关82是否导通，以及写入信号98是用来控制写入开关84是否导通，请注意，本实施例中，控制信号96是经由主要比特线(main bit line，MBL)输入存储单元66，且当控制信号96为低电压电平时，控制开关82才会导通。分页缓冲器70的操作可区分为重置程序，载入程序，编程化程序，以及验证程序，为了便于揭示本发明分页缓冲器70的技术特征，所以依据存储单元66是否需要进行编程化来分别说明其运作原理。(一)存储单元66不需进行编程化

执行重置程序：输入重置信号90使重置开关76导通，且电压源72输出一操作电压(3伏特)，所以锁定电路74的端点A会被该操作电压提升至高电压电平，而端点B会经由反向器86转换为低电压电平，最后锁定电路74则锁定端点A、B的电压电平分别为高电压电平以及低电压电平。

执行载入程序：输入载入信号92使载入开关78导通，检测电路71设定控制信号96为高电压电平而使控制开关82保持非导通状态，且重置信号90使重置开关76非导通，因此端点A、B的电压电平不受载入开关78导通影响而分别保持为高电压电平及低电压电平。

执行编程化程序：输入写入信号98使写入开关84导通，且电压源72输出该写入电压(10伏特)，由于控制开关82为非导通，因此端点A、B仍然保持高电压电平以及低电压电平，并且经由写入开关84使端点C趋近端点B的低电压电平，所以端点C并无法对存储单元66进行任何编程化动作。

执行验证程序：输入验证信号94使验证开关80导通，由于存储单元66不需进行编程化，且分页缓冲器70亦未编程化存储单元66，所以检测电路71于读取存储单元66后会将控制信号96设定为高电压电平，所以使控制开关82为非导通，因此，端点A、B仍然被锁定电路74锁定而维持高电压电平以及低电压电平。(二)存储单元66需进行编程化

执行重置程序：输入重置信号90使重置开关76导通，且电压源72输出一操作电压，所以锁定电路74的端点A会提升至高电压电平，而端点B会经由反向器86转换为低电压电平，最后锁定电路74则锁定端点A、B的电压电平分别为高电压电平以及低电压电平。

执行载入程序：输入载入信号92使载入开关78导通，检测电路71设定控制信号96为低电压电平而导通控制开关82，且重置信号90使重置开关76非导通，因此电压源72所输出的操作电压会经由导通的控制开关82与载入开关78而输入端点B，所以端点B的电压电平会由低电压电平提升为高电压电平，而反向器88则会使端点A的电压电平由高电压电平转变为低电压电平，最后锁定电路74会锁定端点A、B的电压电平分别为低电压电平以及高电压电平。

执行编程化程序：输入写入信号98使写入开关84导通，且电压源72输出该写入电压，由于控制开关82，载入开关78，以及写入开关84均为导通状态，因此端点C的电压电平会提升至该写入电压，并经由导通的写入开关84对存储单元66进行编程化。

执行验证程序：输入验证信号94使验证开关80导通，并且检测电路71读取存储单元66以确认其是否已完成编程化，若存储单元66已完成编程化，则检测电路71设定控制信号96为低电压电平，因此控制信号96会导通控制开关82，并使电压源72所输出的操作电压输入端点A而将其提升为高电压电平，且经由反向器88将端点B的电压电平由高电压电平转换为低电压电平，最后锁定电路74则锁定端点A、B的电压电平分别为高电压电平以及低电压电平，若存储单元66未完成编程化，则检测电路71设定控制信号96为高电压电平，所以控制开关82为非导通，因此端点A、B的电压电平不受验证开关80导通的影响，亦即锁定电路74仍锁定端点A、B的电压电平分别为低电压电平以及高电压电平，由于存储单元66未完成编程化，因此分页缓冲器70重新执行上述写入程序以及验证程序，直到存储单元66最后完成编程化，并使锁定电路74的端点A、B的电压电平分别锁定为高电压电平以及低电压电平为止。

如上所述，分页缓冲器70首先经由重置程序设定锁定电路74的端点A为高电压电平以及端点B为低电压电平，若存储单元66不需编程化，则最后端点A、B的电压电平会分别锁定为高电压电平以及低电压电平，然而，若存储单元66需编程化，当最后完成编程化之后，端点A、B的电压电平亦会分别锁定为高电压电平以及低电压电平，因此，本实施例中，经由比较执行编程化程序后的端点A、B的电压电平以及执行重置程序后端点A、B的电压电平即可判断分页缓冲器70的操作是否已完成。由于同一主要比特线上的存储单元66均对应于同一分页缓冲器70，且当一字线上的所有存储单元66均完成相对应二进制数据存储后，快闪存储器50才会对另一字线上的存储单元66进行处理，所以，本实施例是经由读取每一分页缓冲器70中端点A、B的电压电平来判断分页缓冲器70是否已完成操作，而当每一分页缓冲器70皆已完成操作时，表示该字线上的所有存储单元66均已完成相对应二进制数据存储，然后快闪存储器50即可再使用分页缓冲器70对另一字线上的存储单元66进行处理。

本实施例中，重置开关76，载入开关78，验证开关80，以及写入开关84为n型金属氧化半导体晶体管(NMOS transistor)，其门板分别连接于重置信号90，载入信号78，验证信号94，以及写入信号98，所以当重置信号90，载入信号78，验证信号94，以及写入信号98为高电压电平时，漏极与源极会导通而使重置开关76，载入开关78，验证开关80，以及写入开关84成为导通状态，而控制开关82为p型金属氧化半导体晶体管(PMOS transistor)，其门极连接于控制信号96，所以当控制信号96为低电压位准时，漏极与源极会导通而使控制开关82成为导通状态，然而，若是重置开关76，载入开关78，验证开关80，控制开关82，以及写入开关84均为n型金属氧化半导体晶体管，而控制开关82另包含一反向器，因此控制开关82的操作特性亦如同p型金属氧化半导体晶体管，此外，若是重置开关76，载入开关78，验证开关80，控制开关82，以及写入开关84均为p型金属氧化半导体晶体管，而控制开关82另包含一反向器，以及重置开关76，载入开关78，验证开关80，以及写入开关84均为p型金属氧化半导体晶体管，控制开关82则为n型金属氧化半导体晶体管，均可作为开关元件而达到本发明的目的，均属本发明的范畴。

相较于现有的技术，本发明分页缓冲器使用多个开关来控制其相对应存储单元的编程化过程，首先经由重置程序来重置锁定电路两端的电压电平，并依据该锁定电路两端的电压电平来判断本发明分页缓冲器是否已完成操作，亦即该存储单元的浮动门极所对应的状态是否与所欲存储的数据相符，由于同一字线上的存储单元是分别对应一分页缓冲器，因此当该字线上有一存储单元未完成编程化，只有对应该未完成编程化的存储单元的分页缓冲器会再对该存储单元进行编程化程序，直到该存储单元的浮动门极所对应的状态与所欲存储的数据相符为止，因此该字线上已完成编程化的存储单元所对应的分页缓冲器会等待其他未完成操作的分页缓冲器，所以本发明分页缓冲器可以避免同一字线上的所有存储单元，因为有一存储单元的浮动门极所对应的状态与存储数据不符而造成字线上的所有存储单元皆必须重复进行编程化，因此减低过度编程化而破坏存储单元的结构的可能性，同时可以延长快闪存储器的使用寿命，此外，由于本发明分页缓冲器各自独立对应于存储单元，因此各个分页缓冲器为平行处理而非顺序处理，因此可以大幅降低编程化所需的时间，不但增加快闪存储器的存储效率，并且扩大快闪存储器的应用范围。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (16)

1.一种分页缓冲器(Page buffer)，用来依据一输入信号更新一快闪存储器(flash memory)中的存储单元(memory cell)所存储的数据，该分页缓冲器包含有：

一电压源，用来输出一第一电压以及一第二电压；

一锁定电路(latch circuit)，其包含有一第一端及一第二端，且当其中一端为一高电压电平时，则另一端为一低电压电平，该锁定电路是用来依据输入该第一端或第二端的输入信号而锁定(latch)该第一端及第二端的相对应电压电平；以及

多个切换开关，其包含有：

一重置开关，连接于该电压源与该锁定电路的第一端之间；

一载入开关，连接于该锁定电路的第二端；

一验证开关，连接于该锁定电路的第一端；

一控制开关，其一端连接于该电压源，而另一端分别连接于该载入开关与该验证开关；以及

一写入开关，连接于该锁定电路的第二端及该存储单元；

其中于第一时段时，控制该重置开关使该锁定电路的第一、二端分别达到一预定电平，于第一时段后的第二时段时，读取该输入信号并控制该载入开关以及该控制开关以调整该锁定电路的相对应第一、二端的电压电平，于第二时段后的第三时段时，依据该输入信号控制该写入开关以及该控制开关，并对该存储单元进行相对应的数据更新，而于第三时段后的第四时段时，控制该验证开关以及该控制开关以验证该输入信号是否与该存储单元所存储的数据相符，若该存储单元所存储的数据与该输入信号相符，则该存储单元完成对应于该输入信号的数据更新，若该存储单元存储的数据与该输入信号不符，则重复第三时段与第四时段的操作，直到该存储单元完成对应于该输入信号的数据更新为止。

2.如权利要求1所述的分页缓冲器，其中该快闪存储器另包含一检测电路，用来读取该存储单元存储的数据，并比较该输入信号及该存储单元存储的数据以控制该控制开关的开启或关闭。

3.如权利要求2所述的分页缓冲器，其于第一时段时，开启该重置开关，且该电压源输出该第一电压给该锁定电路的第一端，使该锁定电路的第一端趋近一第一电压电平以及该锁定电路的第二端趋近一第二电压电平。

4.如权利要求3所述的分页缓冲器，其中该第一电压电平为高电压电平，而该第二电压电平为低电压电平。

5.如权利要求3所述的分页缓冲器，其于第二时段，且当需进行编程化(program)时，由于该存储单元所存储的数据会与该输入信号不同而需以该输入信号更新该存储单元所存储的数据，因此关闭该重置开关以及开启该载入开关，该电压源则输出该第一电压给该锁定电路的第二端，使该锁定电路的第二端的电压电平朝该第一电压趋近。

6.如权利要求5所述的分页缓冲器，其于第三时段时，开启该写入开关以及该电压源输出该第二电压驱动该锁定电路的第二端，并使该控制开关非导通。

7.如权利要求6所述的分页缓冲器，其于第四时段时，开启该验证开关并且该检测电路读取该存储单元所存储的数据，若该存储单元所存储的数据与该输入信号相同，则开启该控制开关使该锁定电路的第一端的电压电平趋近该电压源输出的第一电压。

8.如权利要求7所述的分页缓冲器，其中若该存储单元所存储的数据与该输入信号不同，则该分页缓冲器重复执行该第三时段及该第四时段的操作，直到该检测电路读取到该存储单元所存储的数据与该输入信号相符为止。

9.如权利要求3所述的分页缓冲器，其于第二时段，且当该存储单元所存储的数据与该输入信号相同而不需进行编程化时，关闭该控制开关以及开启该载入开关。

10.如权利要求9所述的分页缓冲器，其于第三时段时，开启该写入开关以及该电压源输出该第二电压。

11.如权利要求10所述的分页缓冲器，其于第四时段时，开启该验证开关及该检测电路读取该存储单元所存储的数据后，关闭该控制开关。

12.如权利要求1所述的分页缓冲器，其中该切换开关为p型金属氧化半导体晶体管(PMOS transistor)。

13.如权利要求1所述的分页缓冲器，其中该切换开关为n型金属氧化半导体晶体管(PMOS transistor)。

14.如权利要求1所述的分页缓冲器，其中该锁定电路包含有多个反向器(inverter)，连接于该锁定电路的第一、二端之间。

15.如权利要求1所述的分页缓冲器，其中该快闪存储器的同一字线(word line)上的每一存储单元是各自对应于一相对应分页缓冲器。

16.如权利要求1所述的分页缓冲器，其中该快闪存储器另包含一电压提升电路(charge pump circuit)，用来产生该第二电压。

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