CN1449014A

CN1449014A - 制造铜镶嵌结构的方法

Info

Publication number: CN1449014A
Application number: CN 02108571
Authority: CN
Inventors: 章勋明; 余振华; 梁孟松
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2002-04-02
Filing date: 2002-04-02
Publication date: 2003-10-15
Anticipated expiration: 2022-04-02
Also published as: CN1228831C

Abstract

本发明公开了一种在半导体底材上制作铜镶嵌(damascene)结构的方法。首先，形成介电层于半导体底材上。并蚀刻介电层，以形成开口图案于介电层中，而曝露出部份半导体底材。接着，进行氮化程序以便在开口图案的表面形成氮化表层，以防止后续铜原子的扩散效应。然后，进行化学电镀反应以形成铜层于半导体底材上，且填充于开口图案中。再对半导体底材进行化学机械研磨程序，以移除位于介电层上表面的部份铜层，且定义铜镶嵌结构于开口图案中。随后，形成铜金属矽化层于铜镶嵌结构上表面，而防止铜原子发生扩散效应。

Description

制造铜镶嵌结构的方法

技术领域

本发明涉及一种半导体制程中制作铜镶嵌结构的方法，特别是一种可免除传统制程中阻障层化(barrier)与抗扩散层(anti-diffusion)的制造铜镶嵌结构的方法

背景技术

随着半导体工业持续的进展，在超大型集成电路(ULSI)的开发与设计中，为了符合高密度集成电路的设计趋势，各式元件的尺寸皆降至次微米以下。并且由于元件不断的缩小，也导致在进行相关半导体制程时，往往遭遇了前所未有的难题，且制程复杂度亦不断提高。一般而言，为了整合集成电路中数以百万计的元件，使其能执行所需的特定功能，需要在这些元件间制作繁杂的电讯连结线路。因此整个集成电路的性能，除了决定于内部元件的可靠度外，更取决于这些精密细微的金属内连线，是否能精确有效的传递元件间的电子讯号。

特别是随着集成电路尺寸持续的缩小，使得传统金属线的布局方式面临着导电性不佳、容易产生断路等问题。为了克服相关的困难，在目前的集成电路制程中，已朝着多重金属内连线发展。并且，为了解决在多重层中制作金属内连线的困难，镶嵌制程(damascene process)的相关技术，受到广泛研究与发展，以便进一步解决微影解析度、曝光聚焦(FOCuS)、影像传递等问题。更者，为了解决传统制程中铝金属容易发生的电致迁移、尖峰现象、与导电性不佳等问题，在新一代的集成电路设计中，大量的采用了铜金属材料来制作单一镶嵌结构(Single damascene)与双重镶嵌结构(dual damascene)，而在半导体底材上精准的定义出多重金属内连线。

请参照图1，此图显示了当前制作铜连线结构的方法。其中，首先提供一半导体底材10，且在半导体底材10上，已事先制作了各种材料层与各式功能元件(未显示于图中)。接着，形成介电层12于半导体底材10上。再使用微影蚀刻制程，在介电层12上形成开口图案，以曝露出半导体底材10表面上的连接区域。然后，形成诸如TaN材料的阻障层14于开口图案侧壁与所曝露的半导体底材10上表面，以防止后续制作的铜层与介电层12间发生扩散现象而造成尖峰效应。随后，藉着使用化学电镀(electrical chemical plating；ECp)制程，可沉积铜层16于半导体底材10、介电层12、与阻障层14上，且填充于上述开口中。

随后，如图1所示，使用化学机械研磨(CMP)制程，移除位于介电层12上方的部份铜层16，以定义位于开口中的铜镶嵌结构18。接着，可形成一氮化矽层(SiN)20于铜镶嵌结构18与介电层12的上表面。一般来说，此氮化矽层20除了可在后续制程中，作为蚀刻停止层使用外，亦可用来防止铜镶嵌结构18中的铜原子发生扩散现象。特别是由于铜原子在氧化物中的入侵与扩散能力极强，是以当介电层12使用氧化材料构成时，经常会造成铜镶嵌结构18中的铜原子沿着周围介电材料的接面产生扩散现象。止外，除了使用氮化矽材料来作为抗扩散层(anti-diffusion)外，亦可应用碳化矽材料来产生抗扩散与蚀刻停止层的功能。因此，在目前的半导体底材制程中，在定义出铜镶嵌结构18后，会先形成上述的氮化矽层20或碳化矽层，再继续相关的制程。如图4所示，在沉积氮化矽层20后，可再沉积介电层22于氮化矽层20上表面，并依序蚀刻介电层22与氮化矽层20，而形成接触孔以曝露出部份铜镶嵌结构18。然后，再重复上述相关步骤，依序形成阻障层24与作为层间连线(via)使用的铜镶嵌结构26于介电层22之中，并且同样沉积氮化矽层28于介电层22、铜镶嵌结构26的上表面。

但值得注意的是，形成于上述开口图案表面的TaN阻障层14与24，往往会使铜镶嵌结构18与26的阻值升高，而降低了导电性。特别是当元件尺寸不断缩小时，由于所制作的铜金属连线尺寸亦大幅减少，因此由阻障层所导致的电性下降便更加凸显。另外，对不同金属层间的氮化矽层20与28而言，其偏高的介电系数也使得元件间的寄生电容变得更为严重，而导致元件间电讯传递速率下降，并导致集成电路操作性能变差。如何缩减上述阻障层与抗扩散层的厚度，来提升电路元件效能，甚或完全取消阻障层与抗扩散层的制作，已成为当前半导体制程中相当重要的课题。

发明内容

本发明的主要目的在于提供一种制作铜镶嵌结构的方法，其中可免除制作传统制程中的TaN阻障层、以及SiN抗扩散层，并且仍可有效的防止铜原子扩散。

本发明的另一目的在于提供一种铜镶嵌结构的相关制程，其中籍着氮化开口图案的侧壁，并且在铜镶嵌结构表面形成矽化物，可达到防止铜原子扩散的目的。

本发明揭露了一种制作铜镶嵌结构的方法。首先，形成介电层于半导体底材上。并蚀刻介电层，以形成开口图案于介电层中，而曝露出部份半导体底材。接着，进行氮化程序以便在开口图案的表面上形成氮化表层，以防止后续铜原子的扩散效应。其中，上述氮化程序是在高压环境中通入氮气(N₂)、NH3、或N₂O，并进行无特定方向(less directional)的电浆处理，而在该介电层的侧壁上，形成该氮化表层。然后，进行化学电镀反应以形成铜层于半导体底材上，且填充于开口图案中。再对半导体底材进行化学机械研磨程序，以移除位于介电层上表面的部份铜层，且定义铜镶嵌结构于开口图案中。随后，形成铜金属矽化层于铜镶嵌结构上表面，而防止铜原子发生扩散效应。其中，形成上述铜金属矽化层是在温度约300至400℃，且充满SiH₄的环境中进行热回火(anneal)程序，而使该铜镶嵌结构与矽原子发生反应，并在该铜镶嵌结构的表面，形成该铜金属矽化层。

使用本发明的方法来制作铜镶嵌结构，具有相当多的好处。首先，由于使用铜金属矽化物来取代传统制程中的氮化矽、碳化矽等抗扩散层(anti-diffusionlayer)，是以上述由于氮化矽、碳化矽膜层其高介电系数所导致的电容问题，可充分的解决。亦即，藉着使用本发明方法，于化学机械研磨程序后，制作铜金属矽化物于铜镶嵌结构表面，便可有效的防止铜原子扩散。是以，传统制程中的氮化矽、碳化矽层，可以较薄的厚度来沉积，而降低寄生电容的发生。并且，当制程允许时，甚至可取消氮化矽、碳化矽层的制程，而完全藉着铜金属矽化物来取代。

其次，在本发明中由于可经由氮化程序，而使开口图案侧壁氮化，并产生防止铜原子扩散效果。是以可取代传统制程中诸如TaN材料的阻障层。如此，将可免除传统阻障层造成铜镶嵌结构阻值上升的问题。因此，藉着本发明氮化侧壁的应用，传统阻障层将可以较薄的厚度来沉积，而提高后续铜镶嵌结构的导电特性。并且，当制程允许时，甚至可取消阻障层的制程，而完全以氮化开口表层的方法来取代。

附图说明

图1为半导体晶片的截面图，显示根据传统技术在半导体底材上形成开口，且依序沉积阻障层与铜层于其中的步骤；

图2为半导体晶片的截面图，显示根据传统技术在铜镶嵌结构上形成S川或引抗扩散层的步骤；

图3为半导体晶片的截面图，显示根据传统技术在铜镶嵌结构上方形成导电连线的步骤；

图4为半导体晶片的截面图，显示棍据本发明形成开口图案于介电层中的步骤；

图5为半导体晶片的截面图，显示根据本发明对开口侧壁进行氮化处理而形成氮化表层的步骤；

图6为半导体晶片的截面图，显示根据本发明对铜镶嵌结构进行矽化处理，而在其表面形成铜金属矽化层的步骤；

图7为半导体晶片的截面图，显示才艮据本发明在铜镶嵌结构上方的介电层中定义沟渠开口与接触孔，且形成氮化表层于其间的步骤；及

图8为半导体晶片的截面图，显示根据本发明在铜沟渠结构表面形成铜金属矽化层的步骤。

具体实施方式

请参照图4，首先提供一具<100>晶向的单晶矽底材50。一般而言，其它种类的半导体材料，诸如砷化镓(gallium arsenide)、锗(germanium)或是位于绝缘层上的矽底材(silicon on insulator，SOI)皆可作为此处的半导体底材50使用。另外，由于半导体底材表面的特性对本发明而言，并不会造成特别的影响，是以其晶向亦可选择<110>或<111>。

接着可在半导体底材50上形成第一介电层52，以产生绝缘作用。此处要说明的是在形成第一介电层52以前，半导体底材50上已制作了集成电路所需的各式主动元件、被动元件、与周围电路等等。换言之，在此半导体底材50的表面上，已具有各式所需的功能层与材料层。至于上述的第一介电层52，在较佳的实施例中，可选择诸如BD、CORAL、SiLK、Flare、HSQ、Nanoglass等具有低介电值(K值)的材料来制作。

接着，可藉由传统微影技术，对第一介电层52进行蚀刻程序，而定义开口图案54于其中，并曝露出部份半导体底材50的上表面。一般而言，在定义上述开口图案54时，可先在第一介电层52上形成光阻层，并转移光罩上开口图案至光阻层中。接着，再利用光阻层作为蚀刻罩幂，对第一介电层52进行蚀刻程序，而定义开口图案54于其中。在图案定义完后，可将光阻层移除，而形成如图4中所示的结构。

然后，可对开口图案54的侧壁部份，在温度约300至400℃中进行氮化处理(nitridize)而形成氮化侧壁56。如此，可藉着氮化侧壁56的形成，而防止后续制作的铜层与第一介电层52间发生扩散现象造成尖峰效应。在较佳实拖例中，上述的氮化程序是在高压环境中通入氮气(N₂)，并进行无特定方向(lessdirectional)的电浆处理，以便在第一介电层52的侧壁上，形成具有阻障层效果的氮化侧壁56。一般而言，可控制氮化侧壁矽的厚度在100至200埃之间，而达到防止铜原子扩散的效果。

请参照图5，在完成上述的氮化程序后，可形成铜晶种层(Cu seedinglayer)58于开口图案54的表面上。亦即，形成铜晶种层58于第一介电层52的侧壁与曝露的半导体底材50上表面。在较佳实施例中，此铜晶种层58可使用熟知技术，诸如物理气相沉积法(Physical vapor deposition；PVD)、溅镀法等类似制程而形成，且其厚度大约在500至1500埃之间。

接着，可将半导体底材50沉浸于硫酸铜溶液中，以进行化学电镀(ECP)反应，而形成铜层60于铜晶种层58表面，且填充于开口图案54之中。其中，藉着将铜晶种层58电性连接至一电源的阴极，而使位于硫酸铜溶液中的铜离子进行还原反应，并沉积于铜晶种层58的表面。亦即，藉着进行电镀程序，可使铜原子沉积于铜晶种层58表面，并形成所需的铜层60。一般而言，所制作的铜层60在填充完整个开口图案54后，仍会持续的沉积，而覆盖住整个第一介电层52上表面。

然后，如图6所示，可对半导体底材50进行化学机械研磨程序(CMP)以移除位于第一介电层52上表面的部份铜层60，并定义铜镶嵌结构62于开口图案54中。一般而言，所形成的铜镶嵌结构62除了作为金属连线图案外，亦可根据需要作为介电层间铜连线(via)、或作为铜导电插塞(plug)使用。随后，形成铜金属矽化物64于铜镶嵌结构62表面上，以产生防止铜原子扩散的功能。在较佳实施例中，可在温度300至400℃，且充满SiH₄的环境中进行一热回火(anneal)程序，使铜镶嵌结构62与矽原子发生反应，而在铜镶嵌结构62的表层部份，形成铜金属矽化物64的膜层。

随后，如图7所示，形成第二介电层66于第一介电层52与铜金属矽化层64之上，且利用熟知的微影蚀刻技术，在第二介电层66中依序形成沟渠开口68与接触孔70，而曝露出部份铜金属矽化层64上表面。然后，再进行氮化程序，而使沟渠开口68与接触孔70的表面，产生图中所示的氮化表层72。如此，可籍着此氮化表层72来取代传统制程中的TaN阻障层，而达到防止铜原子扩散的目的。

请参照图8，接着再进行上述化学电镀程序，以同时形成铜沟渠结构74与铜连线结构76，于第二介电层66的沟渠开口68与接触孔70之中。相同的，在进行化学机械研磨程序移除多馀的铜金属后，为了防止铜沟渠结构74与铜连线结构76中的铜原子发生扩散现象，可再使用SiH₄进行热回火程序，而在铜沟渠结构74的表面上，形成铜金属矽化层78。如此，对双重镶嵌的铜沟渠结构74与铜连线结构76而言，周边的氮化表层72与铜金属矽化层78，正可将其完全包覆，而有效的防止铜原子可能的扩散效应。

本发明虽以一较佳实例阐明如上，然其并非用以限定本发明精神与发明实体。对熟悉此领域技艺者，在不脱离本发明的精神与范围内所作的修改，均应包含在权利要求的范围内。

Claims

1.一种制作铜镶嵌结构的方法，该方法至少包括下列步骤：

形成介电层于该半导体底材上；

蚀刻该介电层，以形成开口图案于该介电层中，并曝露出部份该半导体底材；

进行氮化程序以便在该开口图案的表面形成氮化表层，以防止后续铜原子的扩散效应；

进行化学电镀(ECP)反应以形成铜层于该半导体底材上，且填充于该开口图案中；

对该半导体底材进行化学机械研磨程序，以移除位于该介电层上表面的部份该铜层，且定义铜镶嵌结构于该开口图案中；且

形成铜金属矽化层于该铜镶嵌结构上表面，而防止铜原子发生扩散效应。

2.如权利要求1所述的制作铜镶嵌结构的方法，其特征在于：上述介电层的材料可选择BD、CORAL、SiLK、Flare、HS Q、Nanoglass或其任意组合。

3.如权利要求1所述的制作铜镶嵌结构的方法，其特征在于：上述氮化程序是在高压环境中通入氮气(N₂)、NH3、或N₂O，并进行无特定方向的电浆处理，而在该介电层的侧壁上，形成该氮化表层。

4.如权利要求1所述的制作铜镶嵌结构的方法，其特征在于：上述的氮化表层具有约100至200埃的厚度。

5.如权利要求1所述的制作铜镶嵌结构的方法，其特征在于：形成上述铜金属矽化层是在温度约300至400℃，且充满SiH₄的环境中进行热回火程序，而使该铜镶嵌结构与矽原子发生反应，并在该铜镶嵌结构的表面，形成该铜金属矽化层。

6.一种制作铜镶嵌结构的方法，该方法至少包括下列步骤：

形成介电层于该半导体底材上；

进行氮化程序以便在该开口图案的表面上形成氮化表层，以防止后续铜原子的扩散效应；

进行化学电镀(ECP)反应以形成铜层于该半导体底材上，且填充于该开口图案中；且

对该半导体底材进行化学机械研磨程序，以移除依于该介电层上表面的部份该铜层，且定义铜镶嵌结构于该开口图案中。

7.如权利要求6所述的制作铜镶嵌结构的方法，其特征在于：在定义上述铜镶嵌结构后，可形成铜金属矽化层于该铜镶嵌结构上表面，而防止铜原子发生扩散效应。

8.如权利要求7所述的制作铜镶嵌结构的方法，其特征在于：形成上述铜金属矽化层是在温度约300至400℃，且充满SiH₄的环境中进行热回火程序，而使该铜镶嵌结构与矽原子发生反应，并在该铜镶嵌结构的表面，形成该铜金属矽化层。

9.如权利要求6所述的制作铜镶嵌结构的方法，其特征在于：上述氮化程序是在高压环境中通入氮气(N₂)、NH3、或N₂O，并进行无特定方向的电浆处理，而在该介电层的侧壁上，形成该氮化表层。

10.一种制作铜镶嵌结构的方法，该方法至少包括下列步骤：

形成介电层于该半导体底材上；

11.如权利要求10所述的制作铜镶嵌结构的方法，其特征在于：在形成上述开口图案于该介电层中之后，可进行氮化程序以便在该开口图案的表面上形成氮化表层，而防止后续铜原子的扩散效应。

12.如权利要求11所述的制作铜镶嵌结构的方法，其特征在于：上述氮化程序是在高压环境中通入氮气(N₂)、NH3、或N₂O，并进行无特定方向的电浆处理，而在该介电层的侧壁上，形成该氮化表层。

13.如权利要求10所述的制作铜镶嵌结构的方法，其特征在于：形成上述铜金属矽化层是在温度约300至400℃，且充满SiH₄的环境中进行热回火程序，而使该铜镶嵌结构与矽原子发生反应，并在该铜镶嵌结构的表面，形成该铜金属矽化层。