CN1446330A - 用于时钟脉冲正向系统i/0的有效时钟脉冲起始及停止装置 - Google Patents

Abstract

本发明提供一种用于时钟脉冲正向系统I/O的有效时钟脉冲起始和停止之装置。该装置可包含有缓冲器(205)，耦接成可从数据源接收输入信号。此缓冲器是利用由数据源所提供之第一时钟脉冲信号(110)计时。此缓冲器系建构成因应第一时钟脉冲信号储存在多个连续线上的输入数据。缓冲器还建构成在许多已占位缓存器(206)中存储许多个位。每一个占位缓存器表示在缓冲器内相对应连续线上出现数据。本装置还包含有时钟脉冲门电路(250)，耦接至缓冲器且建构成可提供第二时钟脉冲信号。此时钟脉冲门电路进一步建构成当在缓冲器内出现有效的数据时可起始第二时钟脉冲信号及当在缓冲器内没有数据时停止第二时钟脉冲信号。

Description

用于时钟脉冲正向系统I/O的有效时钟脉冲起始及停止装置

技术领域

本发明涉及关于计算机系统，且尤其关于涉及时钟脉冲正向次系统(clock forwarded subsystem)和电源管理。

背景技术

计算机系统通常包含有至少一个的处理器(亦可称为”微处理器”)，其通常执行来自一个或多个正在执行中的程序或应用的许多指令的处理。此处理操作的一部分为处理器因为需要数据转移所以必须存取许多系统总线。举例而言，多媒体应用可能需要借由处理器经由专用影像总线将特定数据转移至不同的影像处理器及从影像处理器取回处理过的信息。再者，处理器可经由不同的I/O总线与一个或多个I/O装置通讯，且经由专用的内存总线与一个或多个系统内存通讯。依据计算机系统内系统装置的复杂性及构成计算机系统的各种电子装置间的相互连接水准可能出现额外的总线。

计算机系统亦包含有总线桥以便有效管理处理器和一个或多个系统总线间二进制信息的流量。总线桥亦可依据由处理器和一个或多个I/O装置存取独立内存的可行性而协助系统内快速缓冲贮存区相关连数据的转移。各种系统组件可经由总线桥而耦接至处理器。换句话说，总线桥可直接连接至处理器，且因此可直接接收来自处理器的所有地址和数据信息。总线桥可依次将接收到的信息经由适当的系统总线分配给适当系统装置。同样地，从一个或多个系统装置经由不同系统所接收到的信息可以有系统的方式经由总线桥传送至处理器。

为了有系统地在两个装置间交换数据，可经由用于高频宽的数据转换的时钟脉冲正向接口连接这些装置。时钟脉冲正向接口借由使发送器为接收器提供可将传输数据拴锁在接收器内的正向时钟脉冲而完成二进制信息的点对点转移。然后接收器可利用其内部时钟脉冲为所接收到的二进制信息取样。发送器使由发送器所传送的地址和/或数据与正向时钟脉冲同步。

一般半导体装置在操作期间会消耗电功率(即，将电能转换成热能)。由半导体装置所消耗的电功率正比于半导体装置运转期间的操作速度(或频率)。半导体装置的操作频率愈高，由半导体装置所产生的热能愈大。在功率要求严格的应用中，可能无法容忍不必要的功率消耗。因此，有些装置可能需处于闲置装态以便降低功率消耗。

除此之外，由半导体装置所产生的噪声量是正比于在任何时点切换的数字逻辑的数量。为了降低在时钟脉冲正向I/O装置内的噪声和功率消耗，一旦数据已经拴锁在接收器则切断时钟脉冲的传送。

装置的接收器在停止正向时钟脉冲后会持续处理接收到的数据。在某些例子中，就算已经没有数据可接收，接收器逻辑时钟脉冲仍可持续运转以便当发送器开始传送数据和正向时钟脉冲时可保持同步。

在时钟脉冲正向I/O装置内，希望当没有数据需处理时可允许接收装置进入低功率状态。因此，希望在接收器进出其低功率状态的同时亦可使来自发送器的正向时钟脉冲和接收器的内部接收逻辑时钟脉冲之间能够确保所需要的同步。

发明内容

前文中所提出的问题大部分可借由用于时钟脉冲正向系统I/O的有效的时钟脉冲停止和起始装置而解决。在一实施例中，此装置可能包含有缓冲器，耦接以接收来自数据源的输入数据。缓冲器是利用由数据源所提供的第一时钟脉冲信号而计时。将此缓冲器建构成因应第一时钟脉冲信号而储存在数个连续线上的输入数据。缓冲器亦可建构成在多个占位缓存器上存储许多个位。每一个多个占位缓存器都表示在缓冲器内相对应连续线上已出现数据。

该装置也包含有时钟脉冲门电路(clock gate circuit)，此电路耦接至缓冲器且建构成可提供第二时钟脉冲信号。此时钟脉冲选通电路也可建构成当在缓冲器内出现有效数据时起始第二时钟脉冲信号，且当在缓冲器内没有数据时停止第二时钟脉冲信号。

在其它实施例中，装置可包含有多个同步装置，此同步装置耦接至缓冲器。该多个同步装置的每一个可建构成拴锁多个占位缓存器上其相对应那一个的输出。该多个占位缓存器的每一个亦可建构成在已经存取的缓冲器内相对应连续线上所出现的数据，且因应接收到的有效重置信号后可重置。

上述的装置具有可借由使正在时钟脉冲正向I/O系统内接收数据的装置当没有数据可处理时可关断其内部的接收逻辑时钟脉冲而降低装置的电源消耗和噪声的优点。再者，此装置亦允许正在时钟脉冲正向I/O系统内接收数据的装置当接收数据且准备好供处理时可起始其内部的接收逻辑时钟脉冲。

附图说明

本发明的其它目的和优点在阅读下列详细说明及参考所伴随附图时将更加地显而易见，在此：

第1图为显示使用时钟脉冲正向的传送装置和接收装置的一个实施例方块图。

第2图为显示包含有时钟脉冲起始和停止装置的接收器逻辑的一个实施例方块图。

虽然本发明可接受各种的修正和其它的形式，在图中仅示其特殊的实施例以作为范例且将在下文中详细说明之。可是应该可了解这些图式和详细说明并不是用于将本发明局限在所揭露的特殊形式，相反地是希望涵盖本发明在所附权利要求内定义的精神和目的内的所有修正、等效物和替代物。

最佳实施方式

现参考第1图，系显示使用时钟脉冲正向的传送装置和接收装置的实施例的方块图。传送装置100是借由一对的连接线而耦接至接收装置120。传送装置100经由第一连接线传送数据105至接收装置120。数据105可包含有地址信息或数据信息或此二者。为了使数据105的信息保持同步，传送装置100亦经由第二连接线传送与数据105同步的传送时钟脉冲110。接收装置120包含有接收器逻辑单元200，此逻辑单元200利用传送时钟脉冲110拴锁此数据。接收装置120亦包含有如锁相环(PLL)时钟脉冲130等的时钟脉冲源，其提供接收装置120用的主要时钟脉冲。PLL时钟脉冲130提供接收装置120内部逻辑和接收器逻辑200用的时钟脉冲信号。通常，PLL时钟脉冲130当提供电源给接收装置120时可连续运转。如将在下文中更详细说明，接收器逻辑200包含有时钟脉冲选通电路，此时钟脉冲选通电路允许时钟脉冲可停止部分的逻辑，因而降低接收装置120的功率消耗和噪声产生。注意虽然在此所讨论的是一对连接线，但是在传送装置100和接收装置120之间可能会有更多的连接线。仅讨论两条线是为了讨论的方便性和简洁性。

现参考第2图，系显示包含有时钟脉冲起始和停止装置的接收器逻辑的一个实施例的方块图。对应于第1图中的那些电路组件为了简洁性是使用相同的数字标示。第2图的接收器逻辑单元200包含有数据缓冲器205，将此数据缓冲器205耦接成可接收来自数据105和传输时钟脉冲110的输入数据。数据缓冲器205包含有N个位已占用缓存器206。接收器逻辑单元200亦包含有未下载指针220，此未下载指针220耦接至N至1数据输出多路调制器215。同步装置225耦接至数据缓冲器205。同步装置225亦耦接至N至1位已占用多路调制器230。时钟脉冲选通电路250耦接至N至1位已占用多路调制器230及有效的选通正反器(strobe flip-flop)240。

典型的时钟脉冲门电路所包含的逻辑建构成可利用致能和禁能信号而选通和停止至逻辑方块的时钟脉冲源。时钟脉冲门电路250借由提供核心时钟脉冲245产生新的时钟脉冲域，其如将在下文中说明的是由在接收器逻辑单元200中的逻辑使用。提供PLL时钟脉冲130给AND闸253的其中一输入而将选通信号254提供给AND闸253的另一个输入。AND闸253的输出为核心时钟脉冲245。利用负缘、防干扰波的正反器255产生选通信号254。防干扰波的正反器255在PLL时钟脉冲130的下降边缘拴锁OR闸251的输出，此乃因为反相器252将PLL时钟脉冲130反相。在PLL时钟脉冲130的下降边缘将防干扰波的正反器255的输入拴锁可确保输入数据是稳定的，因为所有其它逻辑是在上升边缘触发，因而可避免在防干扰波正反器255的输出端发生杂乱波。时钟脉冲门电路250是由核心忙碌260信号或核心运转261信号等两个信号而选通。假如任何一个信号是在逻辑1，则核心时钟脉冲245是在运转模式。否则核心时钟脉冲245将停止。核心忙碌260信号可能来自任何内部接至接收器逻辑200的来源，接收器逻辑200需要核心时钟脉冲245以便运转且将不再进一步说明。核心运转261信号的产生将在下文中进一步说明。

数据缓冲器205经由第2图的输入数据105接收来自另一个装置或电路，如第1图中的传送装置100的输入数据。数据缓冲器205拴锁在传送时钟脉冲110上升边缘所接收到的数据。加载指针210指示数据缓冲器205内下一个可获得的位置且经由这些地址随的而来的步骤。数据缓冲器205是由连续的内存位置组成，在此数据可以先进先出结构储存。每一个内存位置包含有相对应的位已占用缓存器206，此缓存器206当设定时表示此新数据已经储存在内存位置内。一旦已经存取在特殊位置内的数据，则重置表示此位置目前可用于新数据的相对应位已占用缓存器206。

因为已数据储存在数据缓冲器205内的位置且已设定位已占用缓存器206，所以同步装置225拴锁位已占用缓存器206内的值。同步装置225可包含有用于位已占用缓存器的一对正反器。借由使用此对正反器，其花费两个PLL时钟脉冲130的时钟脉冲周期即可拴锁在位已占用缓存器206内的值。同步装置225内各正反器对的输出为N至1已占用位多路调制器的输入之一。

未下载指针220在起始时重置在与加载指针210的起始位置相同的位置。未下载指针220是由核心时钟脉冲245计时，而加载指针210则由传输时钟脉冲110计时。此计时方案允许独立的加载和未下载操作。未下载指针220控制在数据输出多路调制器215和N至1位已占用多路调制器230的选择线，因此可同时指示数据及其相对应的已占用位。未下载指针220是借由有效的选通241信号和主动的核心时钟脉冲245增加。传输经过N至1已占用位多路调制器230且利用有效选通正反器240拴锁的设定完成的已占用位产生有效选通241。有效选通241信号亦用于重置数据缓冲器205内对应于已存取数据位置的位已占用缓存器206。在数据缓冲器205内包含有新数据的每一个位置将使其相对应的位已占用缓存器被设定。N至1位已占用多路调制器230的输出为核心运转261信号。主动的核心运转261信号将使得核心时钟脉冲245运转。只要在数据缓冲器205内有新的数据，核心时钟脉冲245将可运转。只要核心时钟脉冲245已经由核心忙碌260信号致能则可连续运转。传输时钟脉冲110在所有数据均已储存在数据缓冲器205内时将停止。可是，因为数据缓冲器205可单独储存和存取数据，核心时钟脉冲245将连续运转且将连续存取数据直到数据缓冲器205内的所有数据均已存取。

假设PLL时钟脉冲130至少是以较传输时钟脉冲110快的频率运转，则传输时钟脉冲主逻辑将假设在数据缓冲器205内永远有空间。如上所述，利用两个正反器的同步装置可在两个时钟脉冲周期内将已占用位拴锁。假设数据缓冲器205的切换时间输出远小于核心时钟脉冲245的周期，则一旦已占用位是在同步装置225的第二正反器的输出则可存取此数据。因此，为了确保数据缓冲器205不会溢位，所以必须包含足够的内存位置以便储存在使已占用位和起始核心时钟脉冲245同步的时间内所抵达的数据量。

一旦全部了解上述说明则任何的变动和修正对本领域技术人员将是显而易见的。下文中说明的权利要求将可涵盖所有的这些变动和修正。

工业实用性

本发明可以用于时钟脉冲正向次系统。

Claims (10)

1.一种用于在时钟脉冲正向I/O系统内起始和停止时钟脉冲装置，该装置包含有：

耦接成可从数据源接收输入数据的缓冲器(205)，其中所述的缓冲器是由所述的数据源所提供的第一时钟脉冲信号(110)计时，其中所述的缓冲器是建构成因应所述的第一时钟脉冲信号储存在多个连续线上的所述的输入数据；

其中所述的缓冲器是建构成在多个占位缓存器(206)上储存的多个位，其中每一个多个占位缓存器表示在缓冲器内相对应连续线上出现数据；

时钟脉冲门电路(250)，耦接至所述的缓冲器且建构成可提供第二时钟脉冲信号；

其中所述的时钟脉冲门电路是建构成当在所述的缓冲器内出现有效的数据时可起始所述的第二时钟脉冲信号，及当在所述的缓冲器内没有数据时停止所述的第二时钟脉冲信号。

2.如权利要求1所述的装置，还包含有多个同步装置(225)，此同步装置耦接至所述的缓冲器，其中所述的多个同步装置的每一个均建构成可拴锁所述的多个位已占用缓存器内相对应的哪一个输出。

3.如权利要求2所述的装置，还包含有已占位的多路调制器(230)，此多路调制器耦接至所述的多个同步装置且建构成可提供所述的多个同步装置的其中一个的输出。

4.如权利要求3所述的装置，其中所述的已占位的多路调制器进一步建构成可选择由所述的未下载指针表示的输入。

5.如权利要求3所述的装置，其中所述的多个同步装置的每一个的所述的输出表示是否在所述的缓冲器内所述的相对应连续线上的数据是有效的。

6.如权利要求1所述的装置，其中所述的缓冲器进一步建构成利用未下载指针而不下载数据，此未下载指针是利用所述的第二时钟脉冲信号拴锁。

7.如权利要求6所述的装置，其中所述的缓冲器进一步建构成可做为先进先出缓冲器。

8.如权利要求1所述的装置，其中所述的多个位已占用缓存器的每一个进一步建构成在已经存取缓冲器内相对应连续线上的所出现的数据且因应接收到的有效重置信号后可重置。

9.如权利要求1所述的装置，其中所述的时钟脉冲门电路进一步建构成假如核心控制信号为主动则起始所述的第二时钟脉冲信号。

10.如权利要求2所述的装置，其中所述的多个同步装置的每一个均包含有一对的正反器。

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