CN1433056B - 裂开材料晶片各层的工艺 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000000463 material Substances 0.000 title claims abstract description 16
- 238000000137 annealing Methods 0.000 claims abstract description 32
- 238000005516 engineering process Methods 0.000 claims abstract description 25
- 235000012431 wafers Nutrition 0.000 claims description 56
- 239000010410 layer Substances 0.000 claims description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 7
- 230000003746 surface roughness Effects 0.000 description 9
- 239000007789 gas Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- 238000010276 construction Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Element Separation (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
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Abstract
本发明涉及一种沿晶片两层间的脆化面将晶片两层裂开的工艺，这一工艺包括一个热退火过程，目的是裂开包含所述层的晶片，其特征是：所述晶片在退火过程中按基本水平的方向排列。本发明还涉及这种工艺的应用和相关装置。
Description
技术领域
本发明总的来说涉及材料的处理，尤其涉及用于电子学、光学和光电子学中的基片。
更具体地说，本发明涉及一种沿晶片两层间的脆化面将晶片两层裂开的工艺，这一工艺包括一个热退火过程，目的是裂开包含所述层的晶片。
背景技术
就实际情形来讲，人们知道应用已知工艺可以在同一基片上的材料两层间产生分裂，这两层之间已先通过将核素注入基片内形成了一个脆化面。
注入的核素可以是离子或原子。这样，已知可用如氢或氦这样的核素注入如硅这样的半导体材料基片中。
脆化面由材料的性质、所注入核素的性质及注入能量来决定(所述脆化面通常包括一个平行于基片注入表面的平面)。
同样，用本领域中已知的任何其他方法也能产生脆化面，例如，在两个致密材料区域之间建立一个多孔材料中间区域；将氧化物层嵌入基片(如SOI型基片)；或者还可以将两层粘接在一起，于是粘接区就相当于脆化面。
这种对由脆化面分开的两层所进行的裂开能用于产生薄膜(膜厚在零点几微米到几微米的范围内)，例如，如文献FR 2 681 472中所描述的。
该文献实际上描述了一种已知通用名称为SMARTCUT的工艺，其目的是制造SOI型结构(绝缘体硅，根据广泛使用的英语专有名词)。这一工艺的主要步骤如下：
-氧化所谓的上部硅片，目的是产生一个氧化物层(相当于SOI结构的嵌入氧化物层)；
-将氢离子注入进所述上部硅片，目的是产生脆化面，并通过这个表面，一方面，定界出SOI结构(位于嵌入氧化物层的一边)，另一方面，定界出硅残余物；
-将上部片粘接在一个支撑盘(可由硅制成，也可由其他材料制成)上；
-裂开和分离退火，目的是：
一方面裂开包括支撑盘、嵌入氧化物层和位于嵌入氧化物层和脆化面之间的硅层的SOI结构，另一方面，裂开位于脆化面另一侧的硅残余物。另外，在裂开过程完成后，在两层间还是存在有粘着力，因此，它们彼此之间还是一个整体。
将两层分离，即除了裂开以外，还要将它们物理分离，
-再进行其他处理，以减小由于裂开和分离过程所导致的SOI结构的表面粗糙度。
在下文中，要被分离的结构，和组成这些要被分离的结构的层将用一个通用术语“晶片”来表示，相当于法语术语“tranche”。
晶片的表面条件是一个极其重要的因素，根据分离工艺之后晶片的最终使用，例如，形成电子元件、光学元件或光电元件，要采用非常严格的技术要求。
特别地，这种表面条件的特征在于晶片分离后的表面粗糙度。
所以，一般发现，用一个RMS值来表述(相当于英语“均方根”的首字母缩写词)粗糙度时，其技术要求必须不超过5埃。
一般用原子力显微镜(AFM，相当于原子力显微镜的英语名的首字母缩写词)来测量粗糙度。
用这类装置，通过AFM显微镜的尖端扫描测量的表面粗糙度范围从1×1μm2到10×10μm2，很少为50×50μm2，更少为100×100μm2。
很清楚，还可以用其他的方法来测量表面粗糙度，特别是用一种根据广泛使用的英语术语叫做“haze”测量方法。特别地，这种方法的优点是能在整个表面区快速表征粗糙度的均匀性。
这种haze值，用ppm来测量，是一种利用被表征的表面的光学反射特性的方法所得结果，并且相当于一个由于表面具有显微粗糙度而被表面扩散的光学“背景噪声”。
图1示出了在SOI表面的情况下，haze和粗糙度之间关系的一个实例。
需指明，本文中将提供的haze测量按照同样的方案，用同一装置来进行，在这种情况下使用一种KLA Tencor Surfscan SPI型(注册商标)仪器。
同样还要指明，也能用SMARTCUT
型工艺来形成SOI之外的其他结构，例如SOA结构(任何东西上的硅，根据广泛使用的英语术语)，或者甚至AOA结构(任何东西上的任何东西，根据广泛使用的英语术语)。
裂开和分离退火传统上是在退火炉中进行的，其结构如图2所示。这种炉子能同时处理多个晶片。
图2示出了排列在接收器11如石英舟上的多个晶片10，晶片平行排列。
舟11本身放在承载器12上，承载器紧固在门13上，门用于密封炉口。
装置100能相对于炉子结构20移动，其中装置100由门13、承载器12和由承载器支撑的晶片和舟组成，炉子结构包括一个石英处理管21，管上绕有一个加热元件22。
同样还有一个装有热电偶的高温计保护管23。
图2所示的炉子位于开口位置。
在关闭位置，装置100插入炉子结构20，门13堵住炉口。
在每个要被分离的晶片内，形成晶片的两层互相面对，以使有用表面面对面放置，对有用表面来说，要求用极其精确的方式来控制表面条件。
所以，对这些有用表面进行测量以确保可能的最好表面条件(特别是粗糙度)是特别重要的。
回到图2所示的现有技术，要被分离的晶片因此是垂直排列的。
用这种方式，每个晶片中要分离的两层不能移动，也不能相对于其他晶片移动(特别是在分离过程后，当分离的层从炉子中移出时)。
这种两层间的相对移动实际上可能要冒在分离层表面产生刮伤的风险。
同样，在层的表面上，这些层的表面条件(特别是粗糙度)尽可能光滑也是非常重要的。
图3示出了在图2所示退火炉中用传统方式进行裂开退火，然后分离后的SOI晶片的表面粗糙度。
表面粗糙度用haze测量方法来表示。
此图示出了SOI结构的粗糙度中的不对称处，它与位于炉子底部的SOI结构部分的低haze(所谓SOI结构的“刻痕”，位于左侧，在图3中的9点钟处，晶片在退火过程中放在底部)相对应。
这样看来似乎是，如果用已知的分离退火，实际上有可能防止导致形成刮伤的移动，这些刮伤加重了由分离工艺导致的层表面粗糙度的不规则。
这形成了一个缺点，本发明意在克服该缺点。
发明内容
为实现这一目的，本发明提出了一种沿晶片两层间的脆化面将晶片两层裂开的工艺，这一工艺包括一个热退火过程，目的是裂开包括所述层的晶片，其特征是：所述晶片在退火过程中按水平方向排列。
本发明工艺中的一些优选但非限定性的特征如下：
-结构放在位于两个加热电极间的腔室中，
-用于在水平位置装卸材料层的装置，
-所述装卸是对每一晶片单独进行的，
-所述装卸是对每一层单独进行的，
-多个晶片同时退火，每个晶片放在两个加热电极之间。
并且，根据本发明的另一方面，本发明提出了上述裂开由脆化面界定出的材料两层的工艺的应用，所述脆化面由SMARTCUT
型工艺方法产生。
这种应用的优选但非限定性的特征如下：
-材料的两层包括一层硅层，
-材料的两层为两层硅层，其中一层相当于SOI结构的表面层，另一层相当于硅残余物。
最后，本发明提出一种用于裂开晶片的退火装置，包括一个能容纳至少一个晶片的炉子，其特征是每个晶片以水平位置放在腔室中，结果是当晶片放在水平位置时进行裂开退火处理。
在另一个变化的实施例中，该装置还包括用于在水平位置装卸晶片和/或组成所述晶片的层的方法。
附图说明
图1示出了在SOI表面的情况下，haze和粗糙度之间关系的一个实例。
图2示出了排列在接收器11如石英舟上的多个晶片10，晶片平行排列。
图3示出了在图2所示退火炉中用传统方式进行裂开退火，然后分离后的SOI晶片的表面粗糙度。
图4是实施本发明，进行裂开退火的装置的示意图。
图5a示出了在图2所示的“垂直”炉中进行传统的裂开退火后分离的SOI结构表面上的haze分布。
图5b示出了在本发明“水平”炉中进行裂开退火后分离的SOI的极佳的对称粗糙度。
具体实施方式
在参考图1-3之外的附图并且读过下面描述的本发明实施例之后，本发明其他的特征、目的和优点将更加明显，图1-3已参照现有技术进行了说明。
-图4是实施本发明，进行裂开退火的装置的示意图。
-图5a和5b分别表示两个SOI结构表面上的haze的空间分布。图5a中的SOI结构，根据现有技术，在习惯上用于此目的的炉子中经受过裂开退火；图5b中的SOI，根据本发明，水平插入退火炉中时本身已经受过裂开退火。
现在来参考图4，根据本发明，所示炉子30用于进行多个晶片10的裂开退火。
更具体地说，每个晶片10放在腔室31内，腔室由炉子30中的多个电极中的两个相邻电极32形成。
并且，这些电极32在水平方向上是互相平行的，限定出水平腔室31，每个腔室都能水平方向容纳一个要裂开的晶片10。
加热由气体来保证，气体从各个入口310渗入腔室31中，这些气体本身被界定每个腔室的电极来加热。
应当注意到，“加热”气体可以仅用于将来自电极的热扩散到晶片上。还可以在将气体导入炉子之前，先对气体进行预热。
本发明用于进行裂开退火的“水平”炉子的特殊构造使它能消除炉内顶部和底部之间的温度梯度的影响。
这将导致分离后层的表面粗糙度的光滑度的改善。
在这方面，用本发明“水平”炉的作用是为了裂开退火，这在图5a和5b中已示出。
图5a示出了在图2所示的“垂直”炉中进行传统的裂开退火后分离的SOI结构表面上的haze分布。
此图与图3类似，显示出一个“致密区”，对应于层的右下侧的粗糙度的不规则性。
相反地，图5a示出在本发明“水平”炉中进行裂开退火后分离的SOI的极佳的对称粗糙度。
并且，这一粗糙度不再显示出如图5a中的SOI结构中所观察到的“致密区”。
这样可以看出，用本发明的“水平”炉可以克服上述根据现有技术裂开退火后带有粗糙度的致密区问题。
另外，它表明该装置也用于，在图4中的“水平”炉情况下，防止任何可能产生刮伤的层移动，特别是当分离的层从炉子中卸载时。
在这方面，可使用一个自动装置40，如图4所示，它能：
-单独抓取：
晶片，以将晶片插进炉子中，和
分离的层，以在裂开后将晶片从炉中取出。另外，还能预期进行只有裂开退火而没有完成晶片分离的过程，可在自动装置40卸下(比如通过机械动作方式)裂开的晶片后在炉外完成这种分离。
-并在一个方向41(及垂直于方向41的“垂直”方向)移动，以进行必要的装卸操作(在单独处理每个晶片时)，
另外，在退火过程中实际上进行晶片两层分离的情况下，晶片分离的两层，可由自动装置单独卸载。在这点上，自动装置的手臂42能抓取晶片和/或层，该手臂包括一种装置如吸杯，该吸杯能选择性地放在部分真空下；或包括别的通过边来装卸晶片的装置，以便从已分离的层中单独抓住每一层；或包括别的能同时抓住两层的装置，以在炉子外面分离它们。
当自动装置40进行这些装卸操作时，晶片和层保持水平。
另外，如果上面的例子是关于裂开操作来描述的，特别是用SMARTCUT型工艺时，可能产生一种SOI结构，本发明适于裂开任何包括一个能界定各层的脆化面的结构。
Claims (10)
1.一种用于沿晶片两层间的脆化面将晶片两层裂开的工艺，这一工艺包括一个热退火过程，目的是裂开包括所述层的晶片，其特征在于：所述晶片在退火过程中按水平的方向排列。
2.根据权利要求1所述的工艺，其特征在于：具有两层间脆化面的晶片被放在两加热电极(32)间的腔室(31)中。
3.根据权利要求1所述的工艺，其特征在于：提供用于在水平位置装卸晶片的装置(40)。
4.根据权利要求3所述的工艺，其特征在于：所述装卸对每个晶片是单独进行的。
5.根据权利要求1所述的工艺，其特征在于：提供用于在水平位置装卸裂开的层的装置(40)。
6.根据权利要求5所述的工艺，其特征在于：所述装卸对每层是单独进行的。
7.根据权利要求1所述的工艺，其特征在于：多个晶片被同时退火，每个晶片被放在两个加热电极之间。
8.根据前述权利要求中的任一项所述的工艺的应用，用于裂开由脆化面所界定的材料的两层，所述脆化面已由型工艺装置产生。
9.根据权利要求8所述的应用，其特征在于：所述材料的两层包括一个硅层。
10.根据权利要求8所述的应用，其特征在于：所述材料的两层是两个硅层，两层中的一层相当于SOI结构的表面层，另一层相当于硅残余物。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0200475 | 2002-01-16 | ||
| FR0200475A FR2834820B1 (fr) | 2002-01-16 | 2002-01-16 | Procede de clivage de couches d'une tranche de materiau |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1433056A CN1433056A (zh) | 2003-07-30 |
| CN1433056B true CN1433056B (zh) | 2010-05-26 |
Family
ID=8871305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN03100518.7A Expired - Lifetime CN1433056B (zh) | 2002-01-16 | 2003-01-16 | 裂开材料晶片各层的工艺 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6884697B2 (zh) |
| EP (1) | EP1331663B1 (zh) |
| JP (1) | JP4698124B2 (zh) |
| CN (1) | CN1433056B (zh) |
| DE (1) | DE60324486D1 (zh) |
| FR (1) | FR2834820B1 (zh) |
| SG (1) | SG122776A1 (zh) |
| TW (1) | TWI273647B (zh) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2773261B1 (fr) * | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
| FR2811807B1 (fr) * | 2000-07-12 | 2003-07-04 | Commissariat Energie Atomique | Procede de decoupage d'un bloc de materiau et de formation d'un film mince |
| FR2830983B1 (fr) * | 2001-10-11 | 2004-05-14 | Commissariat Energie Atomique | Procede de fabrication de couches minces contenant des microcomposants |
| FR2847075B1 (fr) * | 2002-11-07 | 2005-02-18 | Commissariat Energie Atomique | Procede de formation d'une zone fragile dans un substrat par co-implantation |
| US7176108B2 (en) * | 2002-11-07 | 2007-02-13 | Soitec Silicon On Insulator | Method of detaching a thin film at moderate temperature after co-implantation |
| FR2848336B1 (fr) * | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
| FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
| US7510948B2 (en) * | 2003-09-05 | 2009-03-31 | Sumco Corporation | Method for producing SOI wafer |
| FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
| US7772087B2 (en) * | 2003-12-19 | 2010-08-10 | Commissariat A L'energie Atomique | Method of catastrophic transfer of a thin film after co-implantation |
| EP1792338A1 (en) * | 2004-09-21 | 2007-06-06 | S.O.I.TEC. Silicon on Insulator Technologies S.A. | Thin layer transfer method wherein a co-implantation step is performed according to conditions avoiding blisters formation and limiting roughness |
| FR2886051B1 (fr) | 2005-05-20 | 2007-08-10 | Commissariat Energie Atomique | Procede de detachement d'un film mince |
| FR2889887B1 (fr) | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
| FR2891281B1 (fr) | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
| FR2899378B1 (fr) * | 2006-03-29 | 2008-06-27 | Commissariat Energie Atomique | Procede de detachement d'un film mince par fusion de precipites |
| US8293619B2 (en) * | 2008-08-28 | 2012-10-23 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled propagation |
| KR101262226B1 (ko) * | 2006-10-31 | 2013-05-15 | 삼성전자주식회사 | 반도체 발광 소자의 제조방법 |
| FR2910179B1 (fr) | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
| FR2912259B1 (fr) | 2007-02-01 | 2009-06-05 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat du type "silicium sur isolant". |
| FR2919960B1 (fr) | 2007-08-08 | 2010-05-21 | Soitec Silicon On Insulator | Procede et installation pour la fracture d'un substrat composite selon un plan de fragilisation |
| FR2922681A1 (fr) | 2007-10-23 | 2009-04-24 | Soitec Silicon On Insulator | Procede de detachement d'un substrat. |
| FR2925221B1 (fr) | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
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- 2003-01-14 US US10/341,254 patent/US6884697B2/en not_active Expired - Lifetime
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| TW200401354A (en) | 2004-01-16 |
| SG122776A1 (en) | 2006-06-29 |
| JP4698124B2 (ja) | 2011-06-08 |
| FR2834820A1 (fr) | 2003-07-18 |
| EP1331663A1 (fr) | 2003-07-30 |
| FR2834820B1 (fr) | 2005-03-18 |
| US20030134489A1 (en) | 2003-07-17 |
| EP1331663B1 (fr) | 2008-11-05 |
| CN1433056A (zh) | 2003-07-30 |
| US6884697B2 (en) | 2005-04-26 |
| TWI273647B (en) | 2007-02-11 |
| JP2003264270A (ja) | 2003-09-19 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: SUTAIKE INC. Free format text: FORMER NAME: INSULATOR SILICON SLICE TECHNOLOGIE |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Benin, France Patentee after: SOITEC Address before: Benin, France Patentee before: S.O.I.Tech Silicon on Insulator Technologies S.A. |
|
| CX01 | Expiry of patent term |
Granted publication date: 20100526 |
|
| CX01 | Expiry of patent term |