CN1426091A - 存储器的浮动闸极的形成方法 - Google Patents
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Abstract
本发明揭示了一种新的半导体元件的制造方法。首先提供一半导体底材，于半导体底材的边界中分别形成一绝缘区且半导体底材上形成一介电层。然后，进行一第一离子植入步骤以形成一离子植入区于两绝缘区的间的半导体底材中。接着，进行一第二离子植入步骤与一第三离子植入步骤以强化两绝缘区之间的半导体底材中的离子植入区。然后，形成且限定浮动闸极于介电层上。最后，通过第四离子植入步骤形成源极/汲极区于浮动闸极彼此之间的半导体底材中。
Description
技术领域
本发明有关一种浮动闸极元件的制造方法，特别是有关于一种具有低汲极耦合比(Drain Coupling Ratio；DCR)的浮动闸极的形成方法。
背景技术
近代的半导体存储器元件的发展包含了各种增加集成度与降低其电压的技术。尤其是，高集成度的非挥发性存储器的需求在今后更形增加。长久以来，快闪存储器(flash memory)皆利用浮动闸极(floating gate)与控制闸极(controlgate)来形成。从存储单元(cell)的浮动闸极中移入或移出电子，以存储或抹除其状态。浮动闸极被绝缘介电层包围着，并通过介电层与一控制闸极(controlgate)相连结。由于将浮动闸极完全绝缘，所以此种存储器元件的形式并不会挥发(non-volatile)，即在一未定的时间内，未施加任何电源于上述元件中，其浮动闸极仍可保存其电荷而不致流失。若是注入至浮动闸极的电子数量足够时，将会改变在场效晶体管中位于浮动闸极的通道部分的导电性。因此，在二维配置(two-dimensional array)的晶胞中，一控制闸极可当成一字符线(word line)以进行一选择胞的读写动作。
一种集成电路(integrated circuit；IC)晶片的存储器配置形式包含了在半导体底材的表面中交错相隔的源极区与汲极区，其中上述的交错相隔的源极区与汲极区形成了存储器的位元线(bit line)。一浮动闸极的二维配置是将每个浮动闸极置放于相邻的源极区与汲极区之间的通道中，同时将控制闸极以横向于源极区与汲极区的方向置放于每一列的浮动闸极之上，其中上述的控制闸极为存储器配置的字符线(word line)。如图1A所示，一传统的快闪存储器100，其包含有一浮动闸极110与一控制闸极120。通过隧穿效应(tunnel effect)或热通道(hot-channel)将电子从汲极130穿过隧穿氧化层(tunnel oxide)140注入到浮动闸极110内，以提升存储器的启始电压(threshold voltage)，并达到储存数据的目的。此外，也可通过源极150穿过隧穿氧化层140将电子从浮动闸极110内吸出(eject)，以降低存储器的启始电压(threshold voltage)，并达到抹除数据的目的。
在传统的浮动闸极元件的应用中，启动汲极漏电流(drain-turn-on leakage；DTOL)为一关键性的问题。无论如何，当快闪存储器的浮动闸极元件的通道长度缩减时，启动汲极漏电流(DTOL)将会变得更严重，其取决于汲极耦合比(draincoupling ratio；DCR)的强弱。如图1B所示，通道长度越短将会引发越高的汲极耦合比(DCR)，此即为造成启动汲极漏电流(DTOL)的主因。例如，在传统的浮动闸极元件的应用中，若是存储胞A的汲极偏压约为5V至8V，将会造成约为0.5V至1.2V的汲极耦合比(DCR)，如图1C所示。在如此的状况下，浮动闸极将会被有效地耦合为0.5V至1.2V，此将在非选择的存储胞B中诱发大量的启动汲极漏电流。换句话说，当使用约为5V至8V的启始电压(Vt)编程存储胞A时，由于电容的存在，使得约为0.5V至1.2V的闸极电压(Vg)进入存储胞B中。其中，当存储胞B未被编程时，其理想状态的闸极电压应为0V。因此，在编程存储胞A的期间，一部份电流会被导入至存储胞B中以致形成通路，此类的现象即为启动汲极漏电流(DTOL)。
另一方面，当汲极耦合比(DCR)越大时，浮动闸极将会被耦合一较高的正电位，且同时增加了启动汲极漏电流(DTOL)。参考图1D所示，较高的汲极耦合比(DCR)将会提高启动汲极漏电流(DTOL)，以致于在传统的快闪存储器中的汲极耦合比(DCR)过高，因而造成相当严重的短通道效应(Shot Channel Effect；SCE)。因此，难以制造具有较短通道长度的高集成度的快闪存储器。
发明内容本发明的目的是提供一种可降低汲极耦合比的快闪存储器的浮动闸极的形成方法。
为实现上述目的，根据本发明一方面提供一种浮动闸极的形成方法，其特点是至少包括下列步骤：首先提供一半导体底材，该半导体底材形成一闸极氧化层于其上；通过一具有一硼离子的第一掺质进行一具有约为150KeV至350KeV之间的第一掺杂能量的第一离子植入步骤以形成一第一离子植入区于该半导体底材中；通过一具有一硼离子的第二掺质进行一具有约为100KeV至150KeV之间的第二掺杂能量的第二离子植入步骤以强化该半导体底材中的该第一离子植入区；通过一具有一硼离子的第三掺质进行一具有约为20KeV至70KeV之间的第三掺杂能量的第三离子植入步骤以强化该半导体底材中的该第一离子植入区，借此形成一具有重掺杂的通道区；形成一浮动闸极于该闸极氧化层上；以及通过一第四离子植入步骤形成一第二离子植入区于该浮动闸极下方两边的该半导体底材中的部分该第一离子植入区中，以作为一源极/汲极区。
根据本发明另一方面的一种浮动闸极的形成方法，其特点是至少包含下列步骤：首先提供一半导体底材，该半导体底材形成一闸极氧化层于其上；通过一具有约为1E13至2.5E13之间的掺杂浓度的一具有一硼离子的第一掺质进行一具有约为150KeV至350KeV之间的第一掺杂能量的第一离子植入步骤以形成一第一离子植入区于该半导体底材中；通过一具有约为3E13至6.5E13之间的掺杂浓度的一具有一硼离子的第二掺质进行一具有约为100KeV至150KeV之间的第二掺杂能量的第二离子植入步骤以强化该半导体底材中的该第一离子植入区；通过一具有约为5E12至25E12之间的掺杂浓度的一具有一二氟化硼离子的第三掺质进行一具有约为10KeV至40KeV之间的第三掺杂能量的第三离子植入步骤以强化该半导体底材中的该第一离子植入区，借此可形成一具有重掺杂的通道区；形成一浮动闸极于该闸极氧化层上；以及通过一第四离子植入步骤形成一第二离子植入区于该浮动闸极下方两边的该半导体底材中的部分该第一离子植入区中，以作为一源极/汲极区。
根据本发明又一方面提供一种快闪存储器的浮动闸极的形成方法，其特点是至少包含下列步骤：首先提供一半导体底材，其中，两绝缘区分别位于该半导体底材两侧与一闸极氧化层形成于该半导体底材上；形成一具有重掺杂的通道区于该两绝缘区之间的该半导体底材中；形成一第一氧化硅层于该闸极氧化层上；形成一氮化硅层于该第一氧化层上；形成一第二氧化硅层于该氮化硅层上；形成且限定光阻层于该第二氧化层上；通过该光阻层作为罩幕进行一蚀刻步骤且依序蚀刻该第二氧化硅层、该氮化硅层与该第一氧化硅层直到该半导体底材为止，以形成浮动闸极于该闸极氧化层上；形成源极/汲极区于该半导体底材的部分该通道区中，且该源极/汲极区分别与该浮动闸极彼此之间相区隔；以及移除该光阻层以形成该快闪存储器的该浮动闸极。
本发明通过增加浮动闸极元件的通道掺质浓度降低汲极耦合比(DCR)，以便于减少启动汲极漏电流；同时能够用于小尺寸的浮动闸极元件，进而形成高集成度的非挥发性存储器。因此，本发明的方法能够符合产业上经济的效益。所以，本方法适用于半导体元件的深次微米的技术中。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳
实施例进行详细说明。
附图说明
图1A所示为传统快闪存储器的结构剖面图；
图1B所示为显示汲极耦合比与浮动闸极的通道长度的关系图；
图1C所示为说明启动汲极漏电流的剖面图；
图1D所示为显示启动汲极漏电流与汲极耦合比的关系图；
图2A至图2C所示为根据本发明的第一较佳实施例中，形成具有重掺杂的离子植入区的过程剖面图；
图3A至图3D为根据本发明的第二较佳实施例中，形成浮动闸极的过程剖面图；
图4A至图4F为根据本发明的第三较佳实施例中，形成快闪存储器的浮动闸极的过程剖面图；以及
图5所示为显示汲极耦合比与通道掺杂浓度的关系图。
具体实施方式
本发明在此所探讨的方向为一种具有小尺寸浮动闸极的快闪存储器元件的制造方法。为了能彻底地了解本发明，将在下列的描述中提出详尽的制作步骤与元件结构。显然地，本发明的施行并未限定于半导体元件的本领域技术人员所熟悉的特殊细节。另一方面，众所周知的制作步骤与元件结构并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例将详细描述如下，然而除了这些详细描述外，本发明还可以广泛地施行在其他的实施例中，且本发明的范围不受其限定，而是以权利要求书所限定的专利范围为准。
参考图2A至图2C所示，在本发明的第一实施例中，首先提供一半导体底材200，然后，进行一第一离子植入步骤210以形成一第一离子植入区220A于半导体底材200中，其中，第一离子植入步骤210具有一第一掺质，例如，硼离子、一第一掺杂浓度，例如，1E13至2.5E13、与一第一掺杂能量，例如，150KeV至350KeV。接着，进行一第二离子植入步骤230以强化半导体底材200中的第一离子植入区220A并形成一第二离子植入区220B于第一离子植入区220A中，其中，第二离子植入步骤230具有一第二掺质，例如，硼离子，一第二掺杂浓度，例如，3E13至6.5E13，与一第二掺杂能量，例如，100KeV至150KeV。然后，进行一第三离子植入步骤240以强化第二离子植入区220B与第一离子植入区220A并形成一第三离子植入区220C于第二离子植入区220B中，其中，第三离子植入步骤240具有一第三掺质，例如，硼离子或二氟化硼离子，一第三掺杂浓度，例如，5E12至25E12，与一第三掺杂能量，例如，10KeV至70KeV。
参考图3A至图3D所示，在本发明的第二实施例中，首先提供一半导体底材300，半导体底材300形成一介电层310于其上。然后，进行一第一离子植入步骤320以形成一离子植入区330于半导体底材300中，其中，第一离子植入步骤320具有一至少包含一硼离子的第一掺质、一约为1E13至2.5E13的第一掺杂浓度、与一约为150KeV至350KeV的第一掺杂能量。接着，进行一第二离子植入步骤340以强化半导体底材300中的离子植入区330，其中，第二离子植入步骤340具有一至少包含一硼离子的第二掺质、一约为3E13至6.5E13的第二掺杂浓度、与一约为100KeV至150KeV的第二掺杂能量。然后，进行一第三离子植入步骤350以强化半导体底材300中的离子植入区330，其中，第三离子植入步骤350具有一至少包含一硼离子的第三掺质、一约为5E12至25E12的第三掺杂浓度、与一约为20KeV至70KeV的第三掺杂能量。此外，第三离子植入步骤350作为调整启始电压用。随后，形成一浮动闸极360于介电层310上。最后，通过一第四离子植入步骤370形成一源极/汲极区380于浮动闸极360下方两边的半导体底材300中的离子植入区330上。
参考图4A至图4C所示，在本发明的第三实施例中，首先提供一半导体底材400，两绝缘区405分别位于半导体底材400的边界上，且一闸极氧化层410位于半导体底材400上。然后，通过具有第一掺杂浓度约为1E13至2.5E13的硼离子当成一第一掺质进行一具有一第一掺杂能量约为150KeV至350KeV的第一离子植入步骤420以形成一离子植入区430A于两绝缘区405之间的半导体底材400中。接着，通过具有第二掺杂浓度约为3E13至6.5E13的硼离子当成一第二掺质进行一具有一第二掺杂能量约为100KeV至150KeV的第二离子植入步骤440以强化半导体底材400中的离子植入区430A。的后，通过具有第三掺杂浓度约为5E12至25E12的二氟化硼离子当成一第三掺质进行一具有一第三掺杂能量约为10KeV至40KeV的第三离子植入步骤450以再次强化半导体底材400中的离子植入区430A并形成一具有重掺杂的通道区430B于两绝缘区405之间，其中，第三离子植入步骤450系作为调整启始电压用。
参考图4D至图4F所示，在本实施例中，形成一第一氧化硅层460A于闸极氧化层410上。然后，形成一氮化硅层465于第一氧化硅层460A上。接着，形成一第二氧化硅层460B于氮化硅层465上。其次，形成且限定光阻层470于第二氧化硅层460B上。然后，通过光阻层470作为罩幕进行一蚀刻步骤，并依序蚀刻第二氧化硅层460B、氮化硅层465与第一氧化硅层460A直到半导体底材400为止，且形成具有第二氧化硅层460B、氮化硅层465与第一氧化硅层460A的堆叠结构的浮动闸极480于闸极氧化层410上。随后，通过光阻层470作为罩幕进行一第四离子植入步骤以形成源极/汲极区490于半导体底材400的部分通道区430B中，其中，源极/汲极区490与浮动闸极480彼此之间相间隔。最后，移除光阻层470。据此，本发明能形成具有较小汲极耦合比(DCR)的浮动闸极元件480。
如上所述，在本发明的实施例中，本发明系通过增加浮动闸极元件的通道掺质浓度降低汲极耦合比(DCR)，以便于减少启动汲极漏电流(DTOL)。此外，本发明也能够用于小尺寸的浮动闸极元件，进而形成高集成度的非挥发性存储器，这在世代的快闪存储器中为一相当优势的工艺。值得注意的是，当通道中的掺质浓度增加时，汲极耦合比(DCR)将会减少，这是由于浮动闸极节点与汲极节点之间的有效重叠区域较小。如图5所示，它显示不同的通道掺杂所造成的汲极耦合比(DCR)，图中显示较高的通道掺杂导致较低的汲极耦合比(DCR)的结果，进而减小启动汲极漏电流(DTOL)。换句话说，因为通道掺杂的增加能减少汲极耦合比(DCR)，所以，对降低启动汲极漏电流(DTOL)而言，此为一种相当有效的方法。因此，本发明的方法能够符合产业上经济的效益。所以，本方法适用于半导体元件的深次微米的技术中。
当然，本发明可用在快闪存储器的浮动闸极的制作上，也可用在任何非挥发性的存储器的制作上。而且，本发明通过增加通道掺杂以降低汲极耦合比(DCR)，可用在存储器的离子植入过程。对深次微米的制程而言，本方法为一较佳可行的具有小尺寸的浮动闸极的形成方法。
上述仅为本发明的较佳实施例，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或等效替换，均应包含在下述权利要求书所限定的申请专利范围内。
Claims (11)
1.一种浮动闸极的形成方法，其特征在于至少包括下列步骤：
首先提供一半导体底材，该半导体底材形成一闸极氧化层于其上；
通过一具有一硼离子的第一掺质进行一具有约为150KeV至350KeV之间的第一掺杂能量的第一离子植入步骤以形成一第一离子植入区于该半导体底材中；
通过一具有一硼离子的第二掺质进行一具有约为100KeV至150KeV之间的第二掺杂能量的第二离子植入步骤以强化该半导体底材中的该第一离子植入区；
通过一具有一硼离子的第三掺质进行一具有约为20KeV至70KeV之间的第三掺杂能量的第三离子植入步骤以强化该半导体底材中的该第一离子植入区，借此形成一具有重掺杂的通道区；
形成一浮动闸极于该闸极氧化层上；以及
通过一第四离子植入步骤形成一第二离子植入区于该浮动闸极下方两边的该半导体底材中的部分该第一离子植入区中，以作为一源极/汲极区。
2.如权利要求1所述的浮动闸极的形成方法，其特征在于，所述的第一离子植入步骤至少包含一约为1E13至2.5E13之间的掺杂浓度。
3.如权利要求1所述的浮动闸极的形成方法，其特征在于，所述的第二离子植入步骤至少包含一约为3E13至6.5E13之间的掺杂浓度。
4.如权利要求1所述的浮动闸极的形成方法，其特征在于，所述的第三离子植入步骤至少包含一约为5E12至25E12之间的掺杂浓度与一约为10KeV至40KeV之间的掺杂能量。
5.如权利要求1所述的浮动闸极的形成方法，其特征在于，所述的第三掺质至少包含一二氟化硼离子。
6.一种浮动闸极的形成方法，其特征在于，至少包含下列步骤：
首先提供一半导体底材，该半导体底材形成一闸极氧化层于其上；
通过一具有约为1E13至2.5E13之间的掺杂浓度的一具有一硼离子的第一掺质进行一具有约为150KeV至350KeV之间的第一掺杂能量的第一离子植入步骤以形成一第一离子植入区于该半导体底材中；
通过一具有约为3E13至6.5E13之间的掺杂浓度的一具有一硼离子的第二掺质进行一具有约为100KeV至150KeV之间的第二掺杂能量的第二离子植入步骤以强化该半导体底材中的该第一离子植入区；
通过一具有约为5E12至25E12之间的掺杂浓度的一具有一二氟化硼离子的第三掺质进行一具有约为10KeV至40KeV之间的第三掺杂能量的第三离子植入步骤以强化该半导体底材中的该第一离子植入区，借此可形成一具有重掺杂的通道区；
形成一浮动闸极于该闸极氧化层上；以及
通过一第四离子植入步骤形成一第二离子植入区于该浮动闸极下方两边的该半导体底材中的部分该第一离子植入区中，以作为一源极/汲极区。
7..如权利要求6所述的浮动闸极的形成方法，其特征在于，所述的第三离子植入步骤至少包含一具有硼离子的第三掺质与一约为20KeV至70KeV之间的掺杂能量。
8.一种快闪存储器的浮动闸极的形成方法，其特征在于，至少包含下列步骤：
首先提供一半导体底材，其中，两绝缘区分别位于该半导体底材两侧与一闸极氧化层形成于该半导体底材上；
形成一具有重掺杂的通道区于该两绝缘区之间的该半导体底材中；
形成一第一氧化硅层于该闸极氧化层上；
形成一氮化硅层于该第一氧化层上；
形成一第二氧化硅层于该氮化硅层上；
形成且限定光阻层于该第二氧化层上；
通过该光阻层作为罩幕进行一蚀刻步骤且依序蚀刻该第二氧化硅层、该氮化硅层与该第一氧化硅层直到该半导体底材为止，以形成浮动闸极于该闸极氧化层上；
形成源极/汲极区于该半导体底材的部分该通道区中，且该源极/汲极区分别与该浮动闸极彼此之间相区隔；以及
移除该光阻层以形成该快闪存储器的该浮动闸极。
9..如权利要求8所述的浮动闸极的形成方法，其特征在于，所述的通道区的形成方法至少包含下列步骤：
通过一具有约为1E13至2.5E13之间的掺杂浓度的硼离子当成一第一掺质进行一具有约为150KeV至350KeV之间的第一掺杂能量的第一离子植入步骤以形成一第一离子植入区于该两绝缘区之间的该半导体底材中；
通过一具有约为3E13至6.5E13之间的掺杂浓度的硼离子当成一第二掺质进行一具有约为100KeV至150KeV之间的第二掺杂能量的第二离子植入步骤以强化该半导体底材中的该第一离子植入区；以及
通过一具有约为5E12至25E12之间的掺杂浓度的二氟化硼离子当成一第三掺质进行一具有约为10KeV至40KeV之间的第三掺杂能量的第三离子植入步骤以强化该半导体底材中的该第一离子植入区，借此可形成该具有重掺杂的通道区。
10..如权利要求9所述的浮动闸极的形成方法，其特征在于，所述的第三掺质至少包含一硼离子。
11..如权利要求9所述的浮动闸极的形成方法，其特征在于，所述的第三离子植入步骤至少包含一约为20KeV至70KeV之间的掺杂能量。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB011435674A CN1194388C (zh) | 2001-12-10 | 2001-12-10 | 存储器的浮动闸极的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| CN1426091A true CN1426091A (zh) | 2003-06-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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-
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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