CN101009327B

CN101009327B - 半导体元件及其制造方法

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Publication number: CN101009327B
Application number: CN200610001958A
Authority: CN
Inventors: 陈冠博; 刘慕义
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2006-01-23
Filing date: 2006-01-23
Publication date: 2010-05-12
Anticipated expiration: 2026-01-23
Also published as: CN101009327A

Abstract

一种半导体元件，至少是由基底、栅极堆叠结构、掺杂区与高应力材料层所构成的。其中栅极堆叠结构位于基底上，且栅极堆叠结构至少包括由基底表面依序堆叠的介电层与栅极。掺杂区位于栅极堆叠结构侧边。高应力材料层配置在掺杂区上。由于高应力材料层可以提高掺杂区的载子迁移率，因此可加快元件的运作速度。

Description

半导体元件及其制造方法

技术领域

本发明是有关于一种集成电路，且特别是有关于一种半导体元件及其制造方法。

背景技术

近年来，半导体材料因其特殊导电能力等特性，已经广泛地应用在各种电子工业当中。半导体材料的应用范畴十分广泛，举凡晶体管、高电压元件、逻辑元件、存储器元件等等都包含于其中。举例来说，由于存储器元件中的非挥发性存储器具有可多次进行资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，因此已成为个人电脑和电子设备所广泛采用的一种半导体元件。

一般来说，非挥发性存储器，例如氮化硅只读存储器其制造方法通常是在基底上先形成氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，简称ONO)材料层，然后于此氧化硅/氮化硅/氧化硅(ONO)材料层上形成一层掺杂多晶硅层。接着再图案化此掺杂多晶硅层与ONO材料层，以形成栅极(掺杂多晶硅层)与栅极下方的氧化硅/氮化硅/氧化硅(ONO)堆叠结构(stackedstructure)。最后在氧化硅/氮化硅/氧化硅(ONO)堆叠结构两侧的基底中，以离子植入制程形成埋入式掺杂区(buried diffusion region)，而埋入式掺杂区即可作为埋入式位线(buried bit line)之用。

然而，随着元件的集成度不断地提升，存储器元件的尺寸也跟着越做越小。如此一来，存储器元件中的通道(栅极所覆盖的基底区域)长度也会随之缩减。所以，利用离子植入制程所形成的埋入式位线，容易因为热制程而使其中的掺质(dopant)扩散，造成元件有效通道的缩减，而发生短通道效应(short channel effect)。

此外，由于埋入式位线(掺杂区)本身的阻值已经很高，在埋入式位线的线宽缩小后，将造成其阻值上升地更多。阻值提高的结果致使存储器在操作的时候，位线的电流下降，不但减缓存储器的运作速度，也会导致耗电增加等问题。尤其当元件朝高集成度发展之后，上述问题将更加严重。

发明内容

有鉴于此，本发明的目的就是在于提供一种半导体元件，可以提高掺杂区的载子迁移率，进而改善元件的运作速度。

本发明的另一目的是提供一种半导体元件的制造方法，可以加强掺杂区的载子移动率，降低掺杂区所需植入的掺质浓度，避免短通道效应等问题。

本发明提出一种半导体元件，其至少由基底、栅极堆叠结构、掺杂区与高应力材料层所构成的。其中栅极堆叠结构位于基底上，且栅极堆叠结构至少包括由基底表面依序堆叠的介电层与栅极。掺杂区位于栅极堆叠结构侧边。高应力材料层仅配置于掺杂区上，而不覆盖栅极堆叠结构。

依照本发明的较佳实施例所述的半导体元件，上述高应力材料层的应力高于-7.28×10⁷达因/平方公分。

依照本发明的较佳实施例所述的半导体元件，上述高应力材料层的应力介于1.53×10⁷达因/平方公分至2.71×10⁹达因/平方公分之间。

依照本发明的较佳实施例所述的半导体元件，上述高应力材料层的材质至少是由氮及硅所构成的，其中高应力材料层的厚度高于该栅极堆叠结构厚度的一半。高应力材料层的材质例如是氮化硅、氮氧化硅或其组合所组成的材料。

依照本发明的较佳实施例所述的半导体元件，上述栅极堆叠结构例如是包括由基底表面依序堆叠的介电层、电荷储存层、电荷阻挡层与栅极。其中电荷储存层的材质可以是氮化硅。介电层与电荷阻挡层的材质可以是氧化硅。另外，掺杂区例如是作为埋入式位线之用。

依照本发明的较佳实施例所述的半导体元件，上述栅极的材质例如是掺杂多晶硅。此外，在本发明的的半导体元件中，更可以于栅极上设置一层导体层。导体层的材质例如是金属硅化物。

本发明提出一种半导体元件的制造方法，其是先于基底上形成栅极堆叠结构，栅极堆叠结构至少包括由基底表面依序堆叠的介电层与栅极。之后，于栅极堆叠结构两侧形成掺杂区，继而，于掺杂区上形成高应力材料层，并将栅极上的高应力材料层移除。

依照本发明的较佳实施例所述的半导体元件的制造方法，上述高应力材料层的材质至少是由氮与硅所构成的，其例如是氮化硅、氮氧化硅或其组合所组成的材料。形成上述高应力材料层的方法例如是进行化学气相沉积制程，并且调整化学气相沉积制程中含氮气体与含硅气体的比例以形成之。

依照本发明的较佳实施例所述的半导体元件的制造方法，上述栅极堆叠结构例如是至少包括由基底表面依序堆叠的介电层、电荷储存层、电荷阻挡层与栅极。电荷储存层的材质例如是氮化硅。另外，掺杂区例如是作为埋入式位线之用。

本发明因于掺杂区上形成一层高应力材料层，因此能够提高掺杂区的载子迁移率，进而改善掺杂区阻值高、电流小的缺点。此外，由于高应力材料层的设置，能够改善掺杂区的载子迁移率，因此于形成掺杂区的时候，可以降低植入的掺质浓度，避免掺质扩散造成的短通道效应，更有利于元件的集成度。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1是绘示本发明一实施例的一种半导体元件的结构剖面图。

图2A至图2C是绘示本发明一实施例的一种半导体元件的制造流程剖面图。

100：基底 110：栅极堆叠结构

121：介电层 121a：介电材料层

123：电荷储存层 123a：电荷储存材料层

125：电荷阻挡层 125a：电荷阻挡材料层

130：栅极 130a：栅极材料层

140：掺杂区 150：高应力材料层

具体实施方式

请参阅图1是绘示本发明一实施例的一种半导体元件。

如图1所示，本发明提出的半导体元件至少是由基底100、栅极堆叠结构110、掺杂区140与高应力材料层150所构成的。

其中，掺杂区140是位于栅极堆叠结构110侧边的基底100中。掺杂区140中的掺质可以是P型掺质或是N型掺质，其端视元件的型态而定。

高应力材料层150配置于基底100上，且覆盖住掺杂区140。高应力材料层的厚度力如是高于栅极堆叠结构厚度的一半。高应力材料层150的材质例如至少是由氮及硅所构成的，其例如是氮化硅、氮氧化硅、氧化硅或其组合所组成的材料。其中，倘若高应力材料层150的材质为氮化硅，氮硅比例约大于或等于1.33。由于在氮化硅中，氮的比例较高，因此能够提高此高应力材料层150的应力，进而加强掺杂区140中载子的移动率。高应力材料层150的应力例如是高于-7.28×10⁷达因/平方公分，较佳是介于1.53×10⁷达因/平方公分至2.71×10⁹达因/平方公分之间。

栅极堆叠结构110位于基底100上，且栅极堆叠结构110至少包括由基底100起依序堆叠的介电层121与栅极130。介电层121的材质例如是氮化硅或其他合适的介电材料。栅极130的材质例如是掺杂多晶硅。

在一实施例中，栅极堆叠结构110更可以是由从基底100起依序堆叠的介电层121、电荷储存层123、电荷阻挡层125与栅极130所构成的。其中，介电层121在此处是作为一穿隧介电层之用，介电层121的材质例如是氧化硅。电荷储存层123的材质可以是氮化硅、掺杂多晶硅，或是其他能够储存电荷于其中的材质，例如钽氧化物、钛酸锶物与铪氧化物等。电荷阻挡层125的材质可以是氧化硅或其他适当的材质。栅极130的材质例如是掺杂多晶硅。而且，上述的栅极堆叠结构110，搭配上基底100中的掺杂区140即构成了一存储器元件。此外，掺杂区140在存储器元件中可作为埋入式位线之用。值得一提的是，高应力材料层150设置于埋入式位线(掺杂区140)上，则可以增加埋入式位线的载子迁移率，进而提高存储器元件的操作速度。

此外，在一实施例中，于半导体元件的栅极130上更可以设置一层导体层(未绘示)。导体层(未绘示)的材质例如是金属硅化物如硅化钨、硅化钛、硅化钴或硅化镍其中之一。导体层的设置可以降低栅极130的阻值，进而增加导通能力。

上述半导体元件，由于在掺杂区140上设置一层高应力材料层150，因此可以加强掺杂区140的载子移动率。而且对于存储器元件而言，还可以改善埋入式位线(即掺杂区140)阻值高、电流小的缺点。能够加快元件的运作速度，同时降低电能的消耗。

以下说明上述半导体元件的制造方法。图2A至图2C是绘示上述半导体元件的制造流程剖面图。

首先，请参阅图2A所示，提供基底100.接着，于基底100上至少形成介电层与栅极.在一实施例中，可以于基底100上依序形成介电材料层121a、电荷储存材料层123a、电荷材料层125a与栅极材料层130a，而使之后所形成的半导体元件，做为存储器元件之用.其中，介电材料层121a的材质例如是氧化硅，其形成方法例如是热氧化法.电荷储存材料层123a的材质例如是氮化硅，其形成方法例如是化学气相沉积法.电荷阻挡材料层125a的材质例如是氧化硅，其形成方法例如是化学气相沉积法.当然，介电材料层121a及电荷阻挡材料层125a也可以是其他类似的材质.电荷储存材料层123a的材质并不限于氮化硅，也可以是其他能够使电荷储存于其中的材质，例如掺杂多晶硅、钽氧化物、钛酸锶物或铪氧化物等.栅极材料层130a的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅后，进行离子植入步骤以形成，当然也可以采用临场植入掺质的方式以化学气相沉积法形成掺杂多晶硅.

接着，请参阅图2B所示，定义出栅极堆叠结构110。其例如是先于栅极材料层130a上形成图案化光刻胶层(未绘示)，继而以图案化光刻胶层为掩模，对栅极材料层130a、电荷阻挡材料层125a、电荷储存材料层123a与介电材料层121a进行各向异性蚀刻，以定义出栅极堆叠结构110的栅极130、电荷阻挡层125、电荷储存层123与介电层121。其中介电层121做为存储器元件的穿隧介电层之用。

在另一实施例中，于形成图1A的栅极材料层130a之后，还可以先于栅极材料层130a上形成一层导体材料层(未绘示)，再进行形成图案化光刻胶层等等的光刻制程以及蚀刻制程。上述的导体材料层的材质例如是金属硅化物，其如硅化钨、硅化钛、硅化钴或硅化镍等等。导体材料层的形成方法例如是化学气相沉积法，或是自行对准金属硅化物制程。如此一来，导体层的设置可以降低栅极130的阻值，提高栅极130的导通能力。

之后，于栅极堆叠结构110两侧的基底100中形成掺杂区140。形成掺杂区140的方法例如是以栅极堆叠结构110为掩模，进行离子植入制程以形成之，其所植入的掺质可以是P型掺质或是N型掺质，其端视元件的型态而定。

继而，请参阅图2C所示，于基底100上形成高应力材料层150，覆盖住掺杂区140。高应力材料层150的材质例如至少是由氮与硅所构成的，其例如是氮化硅、氮氧化硅、氧化硅或其组合所组成的材料。形成高应力材料层150的方法例如是进行化学气相沉积制程，以于基底100上形成一整层的高应力材料层，覆盖住栅极堆叠结构110。之后移除栅极堆叠结构110表面的高应力材料层，以形成之。特别是，倘若高应力材料层150的材质为氮化硅，更可以藉由调整化学气相沉积制程中含氮气体与含硅气体的比例，使得所形成的高应力材料层150的氮硅比例约大于或等于1.33。

综上所述，本发明提出的半导体元件，因于掺杂区上形成一层高应力材料层，因此能够提高掺杂区的载子迁移率。而且，对于存储器元件而言，还可以改善埋入式位线(即掺杂区)的阻值高、电流小的缺点。此外，由于此高应力材料层的设置，改善了掺杂区的载子迁移率，因此于形成掺杂区的时候，便能够降低植入制程的掺质浓度，避免掺质扩散造成的短通道效应，更有利于元件的集成度。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前述的申请专利技术方案界定的为准。

Claims

1.一种半导体元件，其特征在于其包括：

一基底；

一栅极堆叠结构，位于该基底上，该栅极堆叠结构至少包括由该基底表面依序堆叠的一介电层与一栅极；

一掺杂区，位于该栅极堆叠结构侧边；以及

一高应力材料层，仅配置在该掺杂区上，其中该高应力材料层的厚度高于该栅极堆叠结构厚度的一半。

2.根据权利要求1所述的半导体元件，其特征在于其中所述的高应力材料层的应力高于-7.28×10⁷达因/平方公分。

3.根据权利要求2所述的半导体元件，其特征在于其中所述的高应力材料层的应力介于1.53×10⁷达因/平方公分至2.71×10⁹达因/平方公分。

4.根据权利要求1所述的半导体元件，其特征在于其中所述的高应力材料层的材质至少是由氮及硅所构成的。

5.根据权利要求4所述的半导体元件，其特征在于其中所述的高应力材料层的材质包括氮化硅、氮氧化硅或其组合所组成的材料。

6.根据权利要求1所述的半导体元件，其特征在于其中所述的栅极堆叠结构包括由该基底表面依序堆叠的该介电层、一电荷储存层、一电荷阻挡层与该栅极。

7.根据权利要求6所述的半导体元件，其特征在于其中所述的电荷储存层的材质包括氮化硅。

8.根据权利要求6所述的半导体元件，其特征在于其中所述的介电层与该电荷阻挡层的材质包括氧化硅。

9.根据权利要求6所述的半导体元件，其特征在于其中所述的掺杂区为一埋入式位线。

10.一种半导体元件的制造方法，其特征在于其包括：

在一基底上形成一栅极堆叠结构，该栅极堆叠结构至少包括由该基底表面依序堆叠的一介电层与一栅极；

在该栅极堆叠结构两侧形成一掺杂区；以及

在该掺杂区上形成一高应力材料层，并将该栅极堆叠结构上的高应力材料层移除，使该高应力材料层的厚度高于该栅极堆叠结构厚度的一半。

11.根据权利要求10所述的半导体元件的制造方法，其特征在于其中所述的高应力材料层的材质至少是由氮与硅所构成的。

12.根据权利要求10所述的半导体元件的制造方法，其特征在于其中所述的高应力材料层的材质包括氮化硅、氮氧化硅或其组合所组成的材料。

13.根据权利要求10所述的半导体元件的制造方法，其特征在于其中形成该高应力材料层的方法包括进行一化学气相沉积制程，并且调整该化学气相沉积制程中含氮气体与含硅气体的比例。

14.根据权利要求10所述的半导体元件的制造方法，其特征在于其中所述的栅极堆叠结构包括由该基底表面依序堆叠的该介电层、一电荷储存层、一电荷阻挡层与该栅极。

15.根据权利要求14所述的半导体元件的制造方法，其特征在于其中所述的电荷储存层的材质包括氮化硅.

16.根据权利要求14所述的半导体元件的制造方法，其特征在于其中所述的掺杂区为一埋入式位线。