CN1416135A - 半导体存储器 - Google Patents

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Abstract

一种半导体存储器，其特征在于，具备：在第1方向上并排配置的多个块，每个块由在第2方向上并排多个区段来构成，各区段分别具有将多个单元构成的单元阵列分割为多个的各单元组和对于对应的单元组进行读写控制的单元组控制电路，且各区段相互独立地工作；数据线，在上述第2方向上延伸，共同地连接相同块内的上述多个区段，对上述多个区段传递数据；以及信号线，通过上述多个块上在上述第1方向上延伸，传递对上述区段进行读写控制的控制信号、选择上述区段的地址信号和传递给其它的上述区段的信号中的至少一种信号。

Description

半导体存储器
(一)技术领域
本发明涉及半导体存储器，特别是涉及半导体存储器中布线的配置。
(二)背景技术
图4是现有半导体存储器的平面布局图。在图4的半导体存储器中，为实现降低功耗和高速工作，将单元阵列分割为多个区段(section)而配置。对各区段供给的控制信号布线配置在图示的Y方向上并排的区段间的布线区5中。
在各区段中设置了对区段内的单元组进行读写用的控制电路。控制电路只在区段选择信号为有效的情况下根据从外部输入的各种控制信号进行单元组的读写。
伴随存储器的大容量化，存在芯片内的区段数目也增加的趋势。如果区段的数目增加，则上述控制信号的数目也增加，控制信号用的布线区也增大。因而，在芯片的总面积中控制信号的布线区所占的比例增加，芯片面积增加，导致生产成本的上升。
此外，如果区段的分割数增加，则由于被选择的主字线的条数增加，故存在功耗增大的问题。例如，在图4中，对主行译码器A和主行译码器B输入相同的行地址。由这些行地址驱动的主字线在连接到主行译码器A上的区段a和连接到主行译码器B上的区段b中不同。例如，在对区段a内的单元进行存取的情况下，本来希望只是主行译码器A工作，但由于输入到主行译码器A、B中的行地址相同，故主行译码器B也无用地工作。
(三)发明内容
这样，现有的半导体存储器存在与不进行读写的区段对应的译码器等无用工作的问题，成为功耗增加的主要原因。
本发明的半导体存储器的一个实施例具备：在第1方向上并排配置的多个块，每个块由在第2方向上并排多个区段来构成，各区段分别具有将多个单元构成的单元阵列分割为多个的各单元组和对于对应的单元组进行读写控制的单元组控制电路，且各区段相互独立地工作；数据线，在上述第2方向上延伸，共同地连接相同块内的上述多个区段，对上述多个区段传递数据；以及信号线，通过上述多个块上在上述第1方向上延伸，传递对上述区段进行读写控制的控制信号、选择上述区段的地址信号和传递给其它的上述区段的信号中的至少一种信号。
(四)附图说明
图1是本发明的半导体存储器的第1实施例的平面布局图。
图2是示出各区段1的内部结构的电路图。
图3是本发明的半导体存储器的第2实施例的平面布局图。
图4是现有的半导体存储器的平面布局图。
(五)具体实施方式
以下，一边参照附图，一边具体地说明本发明的半导体存储器。
(第1实施例)
图1是本发明的半导体存储器的第1实施例的平面布局图。图1的半导体存储器中，在Y(行)方向上并排地配置了分别具有以对应的主行译码器工作的单元组的多个块。在X(列)方向上并排了分别具有单元组和控制对于对应的单元组的读写的单元组控制电路的区段来构成各块。
在各块10的端部上设置了主行译码器2。该主行译码器控制是否选择某一个块10。
在芯片的中央附近设置了控制各区段1的选择的译码控制电路3。此外，在芯片的X方向中央线的两端附近设置了对各区段1进行数据输入输出的I/O电路4。
图2是示出各区段1的内部结构的电路图。如图示那样，各区段1具有：由多个存储单元11构成的单元组；进行区段1的选择的区段选择电路12；进行字线的选择的字线选择电路13；列选择电路14；读出放大器15；以及写入电路16。
从外部对区段选择电路12输入从在行方向上配置的多个区段1中选择某一个区段1的行区段选择信号、从在列方向上配置的多个区段1中选择某一个区段1的列区段选择信号、列选择信号、行调制选择信号、读出放大器选择信号和写入电路选择信号。
区段选择电路12首先根据行区段选择信号和列区段选择信号选择某一个区段1，分别用列选择信号、读出放大器选择信号和写入电路选择信号来选择已选择的区段1内的某一个列选择电路14、读出放大器15和写入电路16。此外，字线选择电路13利用行调制选择信号和主行地址信号选择某一条字线。
本实施例的半导体存储器中，如用图1的虚线所示那样，在芯片上配置了从译码控制电路3起在X方向上延伸的布线W1和连接到该布线W1上并在Y方向上延伸的多条布线W2。在Y方向上延伸的多条布线W2通过区段上并连接到各区段1上。
布线W1共同地连接到相同的块10内的多个区段1上。对这些多个区段1传递数据。布线W2通过多个块10上在Y方向上延伸，传递控制对区段的读写的控制信号、选择区段的地址信号和被传递给其它区段的信号中的至少一种信号。也用布线W1、W2的至少一方传递上述的行区段选择信号和列区段选择信号。
再有，在图1的半导体存储器中，连接I/O电路4与各区段1的布线(数据线)W3与以往同样地配置在Y方向的区段1间的布线区5中、在X方向上延伸。该布线W3共同地连接到相同的块10内的各区段上。
这样，在本实施例中，由于使用从译码控制电路3起在X方向上延伸的布线W1和与该布线W1正交地通过区段上的布线W2对各区段1传送在译码控制电路3与各区段1之间授受的信号的至少一部分，故可削减配置在Y方向的区段1间的布线数。因而，可在Y方向上靠近地配置邻接的区段1，可谋求芯片尺寸的削减。
此外，在本实施例中，由于只对于被区段选择电路12选择了的某一个区段1使字线选择电路13、列选择电路14、读出放大器15和写入电路16处于启动状态，故不存在未被选择的区段1内的各电路无用工作的担心，与以往相比可削减功耗。
(第2实施例)
图3是本发明的半导体存储器的第2实施例的平面布局图。图3的半导体存储器的特征在于即使对于在I/O电路4与各区段1之间授受的数据布线、也在X方向和Y方向上分开地配置。
图3的I/O电路4配置在芯片的中央附近，用从译码控制电路3起在X方向上延伸的布线W4和连接到该布线上并在通过区段上的Y方向上延伸的布线W5来形成连接各I/O电路4与各区段1的数据布线。
此外，连接译码控制电路3与各I/O电路4的布线与图1是同样的。
在第2实施例中，由于在各区段上配置在图1中在Y方向的区段1间配置的数据布线，故与图1相比可进一步削减Y方向的区段1间的布线数，可谋求芯片面积的进一步的削减。
在上述的实施例中，说明了在芯片的中央附近配置译码控制电路3的例子，但译码控制电路3的配置位置不作特别限定。同样，I/O电路4的配置位置也不作特别限定。再者，区段1的内部结构也不限定于图2中示出的结构。
此外，本发明的半导体存储器可应用于SRAM以及各种存储器。

Claims (19)

1.一种半导体存储器，其特征在于，具备：
在第1方向上并排配置的多个块，每个块由在第2方向上并排多个区段来构成，各区段分别具有将多个单元构成的单元阵列分割为多个的各单元组和对于对应的单元组进行读写控制的单元组控制电路，且各区段相互独立地工作；
数据线，在上述第2方向上延伸，共同地连接相同块内的上述多个区段，对上述多个区段传递数据；以及
信号线，通过上述多个块上在上述第1方向上延伸，传递对上述区段进行读写控制的控制信号、选择上述区段的地址信号和传递给其它的上述区段的信号中的至少一种信号。
2.如权利要求1中所述的半导体存储器，其特征在于：
上述信号线共同地连接到在上述第1方向上配置的上述多个块各自对应的区段上。
3.如权利要求1中所述的半导体存储器，其特征在于：
具备在上述各个块中设置的、用来选择是否选择对应的块的多个块选择电路。
4.如权利要求3中所述的半导体存储器，其特征在于：
具备：
第1区段选择布线，传送用来选择在上述第1方向上配置的上述区段的块间区段选择信号；以及
第2区段选择布线，传送用来选择在上述第2方向上配置的上述区段的块内区段选择信号，
分别具有用上述块选择电路所选择的块内的上述多个区段的上述单元组控制电路，根据上述块内区段选择信号和上述块间区段选择信号，对于对应的区段的读写工作进行控制。
5.如权利要求4中所述的半导体存储器，其特征在于：
具备连接上述第1和第2区段选择布线的译码控制电路，
将上述译码控制电路配置在半导体存储器的大致中央部。
6.如权利要求3中所述的半导体存储器，其特征在于：
将上述多个块选择电路分别配置在对应的块的上述第2方向的端部上。
7.如权利要求1中所述的半导体存储器，其特征在于：
上述数据线在邻接地配置于上述第1方向上的上述块之间延伸，对这些块内的全部的区段传递数据。
8.如权利要求7中所述的半导体存储器，其特征在于：
具备连接上述数据线的数据输入输出电路，
上述数据输入输出电路被4个以上的上述块所共用，被配置在上述第1方向上并排配置的上述块的上述第2方向的端部上。
9.如权利要求1中所述的半导体存储器，其特征在于：
上述多个区段分别具有：
第1方向单元列选择电路，选择区段内的上述第1方向的单元列；
第2方向单元列选择电路，选择区段内的上述第2方向的单元列；
读出放大器，从区段中检测已读出的数据；以及
写入电路，对区段输出写入数据。
10.如权利要求9中所述的半导体存储器，其特征在于：
上述单元组控制电路控制上述第1方向单元列选择电路、上述第2方向单元列选择电路、上述读出放大器和上述写入电路的工作。
11.一种半导体存储器，其特征在于，具备：
在第1方向上并排配置的多个块，每个块由在第2方向上并排多个区段来构成，各区段分别具有将多个单元构成的单元阵列分割为多个的各单元组和对于对应的单元组进行读写控制的单元组控制电路，且各区段相互独立地工作；
数据线，在并排于上述第1方向上的上述多个块上延伸，对上述多个块内的上述区段传递数据；以及
信号线，通过上述多个块上在上述第1方向上延伸，传递对上述区段进行读写控制的控制信号、选择上述区段的地址信号和传递给其它的上述区段的信号中的至少一种信号。
12.如权利要求11中所述的半导体存储器，其特征在于：
上述信号线共同地连接到在上述第1方向上配置的上述多个块各自对应的区段上。
13.如权利要求11中所述的半导体存储器，其特征在于：
具备在上述各个块中设置的、用来选择是否选择对应的块的多个块选择电路。
14.如权利要求13中所述的半导体存储器，其特征在于：
具备：
第1区段选择布线，传送用来选择在上述第1方向上配置的上述区段的块间区段选择信号；以及
第2区段选择布线，传送用来选择在上述第2方向上配置的上述区段的块内区段选择信号，
分别具有用上述块选择电路所选择的块内的上述多个区段的上述单元组控制电路，根据上述块内区段选择信号和上述块间区段选择信号，对于对应的区段的读写工作进行控制。
15.如权利要求14中所述的半导体存储器，其特征在于：
具备连接上述第1和第2区段选择布线的译码控制电路，
将上述译码控制电路配置在半导体存储器的大致中央部。
16.如权利要求13中所述的半导体存储器，其特征在于：
将上述多个块选择电路分别配置在对应的块的上述第2方向的端部上。
17.如权利要求11中所述的半导体存储器，其特征在于：
具备连接上述数据线的数据输入输出电路，
上述数据输入输出电路被4个以上的上述块所共用，被配置在上述第1方向上并排配置的上述块的上述第2方向的端部上。
18.如权利要求11中所述的半导体存储器，其特征在于：
上述多个区段分别具有：
第1方向单元列选择电路，选择区段内的上述第1方向的单元列；
第2方向单元列选择电路，选择区段内的上述第2方向的单元列；
读出放大器，从区段中检测已读出的数据；以及
写入电路，对区段输出写入数据。
19.如权利要求18中所述的半导体存储器，其特征在于：
上述单元组控制电路控制上述第1方向单元列选择电路、上述第2方向单元列选择电路、上述读出放大器和上述写入电路的工作。
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