CN1409123A - 阵列式电子接点可靠性的测试方法及其测试结构 - Google Patents
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Abstract
本发明提供一种阵列式电子接点可靠性的测试方法及其测试结构，其在一待测电子元件基板底部的第一接点群中，以螺旋状方式或有规律的连续式回路设计使每二毗邻的接点形成短路；并在一相对应的测试电路板基板表面的第二接点群中，以反螺旋状方式或有规律的反向连续式回路设计将其分组使每二毗邻的接点形成短路，且对应于待测电子元件第一接点群的短路则为开路；再利用复数导电接点导通第一接点群及第二接点群，进而依该测试电路板的分组路线而将偶数个导电接点串联成监测回路；连续测试每一该监测回路的电阻变化及其发生的异常事件，以据此判读得知某一特定监测回路的导电接点失效，达到导电接点多点式且为连续即时性的可靠性监控测试的功效。
Description
技术领域
本发明涉及一种阵列封装，如球栅阵列封装(Ball Grid Array，BGA)的测试技术，特别是关于一种具有高接点数的阵列式封装的待测电子元件在表面黏着技术(SMT)流焊后与测试电路板焊接点的电子接点可靠性(SolderJoint Reliability)测试方法及其测试结构。
背景技术
在半导体制程技术不断推陈出新的过程中，细微化制程的进步使得半导体晶片尺寸一直都有突破性的发展，不但大幅缩小晶片尺寸，亦使得接脚数目及密度亦相对的增高。球栅阵列封装提供了高脚数的解决方案，其在相同的组装面积下，BGA封装能提供更多焊接点数；利用BGA技术或覆晶(flip-chip)的技术，其提供许多优于传统封装上的优点，例如将输入/输出直接黏合缩短距离以利讯号高速传输。
由于BGA焊点阵列密度过高，锡球有效的焊接面积(EffectiveContacting Pads)亦相对减少，使得其焊点强度亦相对减弱。作为电路板的关键零组件的电子封装产品大都直接或间接以BGA型态作SMT焊接，使得在SMT的流焊(Reflow)制程中，控制多点球栅阵列焊接技术已成为影响整个电路板SMT生产品质的关键因素；而如何控制重要零组件在流焊后仍具有良好的焊接点可靠度将成为一重要的课题。
造成焊接点失效的原因很多，包括有压力导致裂缝长成(Stress-induced crack growth)、微震动(Micro-motion)、热效应(Thermaleffects)、冶金反应(Metallurgical reaction)、化学效应(ChemicalReaction)、以及腐蚀侵入现象(Fretting corrosion phenomena)等因素，而这些效应常取决于SMT制程条件及环境的好坏，而在电子元件生产后或经过长期工作环境下展现。焊接点的失效通常以接点裂缝或断裂来呈现，若在以往的产品所具有的大接触面接点，很容易被目视或以ICT检测出来；而对于较困难检测的焊接点，习知则用光学(Optical)或X-光等方式来检测，但是在高焊接点密度情况下，却无法精确有效判断焊点的好坏，有裂缝的焊接点亦不易以习知的测试方法侦测出来，即使以X-ray或光学检测在焊接点表面上看来是完整无缺，但仍无法确认焊锡点所可能隐藏的可靠性问题。
发明内容
基于以上种种技术层面的考虑，又必须保有电子产品一定的品质及制程可靠性，所以对于电子元件与电路板组装后的焊接点可靠性的测试与确认的重要性相对提高。因此，本发明即在提出一种具有多回路(Multi-channels)、连续性(Continuity)且即时(Real time)的焊接点可靠性的监测技术，以有效克服习知的缺失。
本发明的主要目的在提供一种阵列式电子接点可靠性的测试方法及其测试结构，其具有方便的待测电子元件的焊点回路设计，同时具有多点式回路、连续性且即时监测的特点。
本发明的另一目的是在SMT生产线上，建立一套导电接点可靠性监测机制，以确认SMT流焊(Reflow)制程最佳化并确保电子产品品质的可靠性工程。
为达到上述的目的，本发明的阵列式电子接点可靠性的测试方法是在一待测电子元件基板底部的第一接点群中，以顺时针或反时针螺旋状方式或有规律的连续式回路设计使每二毗邻的接点形成短路；并同时在一相对的测试电路板基板表面的第二接点群中，以反时针或顺时针反螺旋状方式或有规律的反向连续式回路设计将其分组形成数组路线(Channels)，并使每二毗邻的接点形成短路；再利用复数导电接点将该电子元件焊接于测试电路板上，以借导电接点导通第一接点群及第二接点群，进而依该测试电路板的路线而将偶数个导电接点串联形成监测回路，且每一监测回路的一端为电流输入端，另一端则为接地端；令焊接后的电子元件与测试电路板经过一SMT流焊过程后，最后再利用一事件侦测器(Event Detector)同时对多个监测回路进行测试，并连续监测记录每一监测回路的串联电阻值及其发生的异常事件，以据此判读该异常事件而得知某一特定监测回路的导电接点失效。
而本发明的阵列式电子接点可靠性的测试结构，则包括：一待测电子元件，在其基板底部的第一接点群中，以螺旋状方式或有规律的连续式回路设计使每二毗邻的接点形成短路；一测试电路板，于该测试电路板的基板表面设有第二接点群，并以反螺旋状方式或有规律的反向连续式回路设计将其分组使每二毗邻的接点形成短路，且其对应于该待测电子元件第一接点群的短路则为开路；以及复数导电接点，其将该待测电子元件与该测试电路板连接在一起，并借该导电接点导通该第一接点群及第二接点群，进而依该测试电路板的分组而将数个导电接点串联成一回路以形成复数个监测回路，且每一该监测回路的一端为电流输入端，另一端则为接地端。
附图说明
图1为本发明的测试结构剖视图；
图2为本发明的待测电子元件的第一接点群回路示意图；
图3为本发明的测试电路板的第二接点群回路示意图；
图4为本发明的测试电路板第二接点群回路的另一实施例。图号说明：10 待测电子元件 12 基板14 第一接点群20 测试电路板 22 第二接点群24 路线 26 电流输入端28 接地端 30 导电接点 32 监测回路
具体实施方式
由于电子元件与电路板之间的导电接点发生了微小的变化或失效，无论它的失效因子为何，最终皆能够以接点的电阻值变化来表征；因此，本发明在特定环境变化中量测导电接点的电阻值变化，将成为监测导电接点可靠性最实务且最有效的方法。
图1为本发明的测试结构剖视图，如图所示，此种阵列式电子接点可靠性的测试结构由一待测电子元件10安装在一测试电路板20所组成。在该待测电子元件10的基板12底部设有第一接点群14，其回路设计请同时参考图2所示，在第一接点群14中以顺时针方向，由外圈往内圈的螺旋状方式将使每二毗邻的接点14分别形成短路开路方式所形成的回路设计，意即第1及2接点短路、第2及3接点开路、第3及4接点再短路、第4及5接点断路…由此类推，直到内心最后一点，且此第一接点群14的设计为固定不变的，使其较为单纯化且标准化。
另外，在该测试电路板20的基板表面设有与待测电子元件10的第一接点群14相对应的第二接点群22，其回路设计请同时参考图3所示，与待测电子元件10的第一接点群14的回路方向相反，在第二接点群22中以逆时针方向，由外圈往内圈的反螺旋状方式先将其分组形成数组路线(Channels)24，并使每二毗邻的接点22以短路开路方式所形成的回路设计，且每一组的接点两端分别为一电流输入端26及一接地端28；意即第一组路线24的第1接点为电源输入端26、第2及3接点为短路、第3及4接点为断路、第4及5接点再短路、第5及6接点断路…由此类推直到所设定接点数的最后一点则为接地端28。且该测试电路板20上的第二接点群22具有许多种的设计方式，可有二接点为一组或四接点、六接点…等任何偶数个接点即分为一组，并可依据进行此测试厂商对于测试路线(Channel)的精密度要求而有不同的回路设计，使用上非常具有弹性。
另借由复数个导电接点30，将待测电子元件10焊接安装于测试电路板20上，以借该导电接点30上下导通该第一接点群14及第二接点群22，进而依该测试电路板20的分组路线24并同时配合第一接点群14及第二接点群22短路开路设计，而将偶数个导电接点30串联成一回路以形成复数个监测回路32，且因测试电路板20上每一路线24两端的电流回路设计，使得每一该监测回路32的一端为电流输入端26，另一端则为接地端28。
其中，不管是待测电子元件10的第一接点群14或是测试电路板20的第二接点群22，其阵列式接点的排列方式不论是空心、实心、同心环、对称或不对称等，不管为任何形状皆可使用前述螺旋式或有规律连续式的测试接点回路设计；当第一接点群14为顺时针方向由外圈往内圈的螺旋状方式设计回路，则第二接点群22则为逆时针方向由外圈往内圈的螺旋状方式设计回路，若第一接点群14为逆时针螺旋状方式或是有规律的连续式回路设计，则第二接点群22则相对的为顺时针螺旋状方式或是有规律的反向连续式回路设计。同时因测试厂商的需要，以相同标准的第一接点群14的回路设计，厂商可以在测试电路板20第二接点群22上以选择局部相连续的接点群，并相对应第一接点群14为回路设计亦可，如图4所示，此局部回路路线的两端分别为电源输入端26及接地端28，中间的接点群则每二毗邻的接点为短路，由此类推直到所设定接点数的最后一组，即可以此测试电路板20的局部连续回路对应且电连接于待测电子元件10的第一接点群14，以供进行测试。且该导电接点30的型态可为针脚、焊球、焊料凸块及凸柱其中之一。此外，上述的待测电子元件10可为晶片的电子构装产品，以便直接检测晶片与测试电路板间的导电接点的可靠性；且该待测电子元件10亦可为一元件基座，例如CPU的BGA插座(Socket)，以便将该元件基座直接安装于该测试电路板上，进行导电接点的可靠性测试，此元件基座用于提供一电子构装元件直接安装在该元件基座上的作用。
现就上述的结构来说明本发明的可靠性测试方法，请同时配合图1所示，此测试方法包括下列步骤：先提供一具有第一接点群14的待测电子元件10及一具有第二接点群22的测试电路板20，两的结构设计如上面所述，故于此不再赘述；再利用复数导电接点30将该待测电子元件10焊接于该测试电路板20上，并借由该导电接点30导通该第一接点群14及第二接点群22，进而将2个或其倍数的导电接点30串联成一回路以形成复数个监测回路32，此实施例为6个导电接点30为一监测回路32，且每一该监测回路32的一端为电流输入端26，另一端则为接地端28，令该监测回路32形成一电流回路以供测试；然后将该焊接后的待测电子元件10与测试电路板20经过一SMT流焊(Reflow)制程后，再进行导电接点30的可靠性监控测试。
接着，以一事件侦测器(Event Detector)同时对多个监测回路32进行测试，测试每一该监测回路32的电阻变化，并同时连续监测记录每一监测回路32的串联电阻值及其发生的异常事件，其中由于每一监测回路32皆设定有一临界电阻值(Threshold Resistance)及感应时间(Duration Time)，当该监测回路32的串联电阻值在感应时间内超过该临界电阻值即视为一异常事件；最后，根据该等连续记录的资料，判读该异常事件而得知某一特定监测回路32的导电接点30失效。
因此，本发明所提出的阵列式电子接点可靠性的测试方法及其测试结构，其同时具有多点式回路、连续性且即时监测的特点，使其可确实在SMT生产线上，建立一套导电接点可靠性监测机制，以确认SMT流焊(Reflow)制程最佳化并确保电子产品品质的可靠性工程。
以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以之限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。
Claims (10)
1.一种阵列式电子接点可靠性的测试方法，其特征是：包括下列步骤：
(a)提供一待测电子元件，在该待测电子元件基板底部的第一接点群中，以螺旋状方式或有规律的连续式回路设计使每二毗邻的接点形成短路，以形成一简单且标准的有序结构设计；
(b)提供一相对测试电路板，于该测试电路板的基板表面设有第二接点群，并以反螺旋状方式或有规律的反向连续式回路设计将其分组，使每二毗邻的接点形成短路，且其对应于该待测电子元件第一接点群的短路则为开路；
(c)利用复数导电接点将该待测电子元件安装于该测试电路板上，并借该导电接点导通该第一接点群及第二接点群，进而依该测试电路板的分组而将偶数个导电接点串联成一回路以形成复数个监测回路，且每一该监测回路的一端为电流输入端，另一端则为接地端；以及
(d)测试每一该监测回路的电阻变化。
2.如权利要求1所述的测试方法，其特征在于：其中于步骤(d)之后更包括下列步骤：
(e)连续监测记录每一该监测回路的串联电阻值及其发生的异常事件；以及
(f)判读该异常事件而得知某一特定监测回路的导电接点失效。
3.如权利要求1所述的测试方法，其特征在于：其中于步骤(c)之后更可先经过一流焊(Reflow)制程。
4.如权利要求1所述的测试方法，其特征在于：其中该导电接点的型态选自针脚、焊球、焊料凸块及凸柱所组成的群组。
5.如权利要求1所述的测试方法，其特征在于：其将偶数个导电接点串联成一监测回路。
6.如权利要求1所述的测试方法，其特征在于：其中于步骤(d)中，其以一事件侦测器(Event Detector)进行测试。
7.如权利要求1所述的测试方法，其特征在于：其中该第一接点群为顺时针或逆时针方向由外向内或由内向外的螺旋状方式，而该第二接点群则为逆时针或顺时针方向由外向内或由内向外的反螺旋状方式。
8.如权利要求1所述的测试方法，其特征在于：其中该监测回路设有一临界电阻值及感应时间，当该监测回路的串联电阻值超过该临界电阻值即视为一异常事件。
9.如权利要求1所述的测试方法，其特征在于：其中更可以该监测回路为基本单位，于进行监测电阻值变化时，同时对该导电接点进行温度监测，以记录该导电接点发生异常变化的温度点。
10.一种阵列式电子接点可靠性的测试结构，其特征在于：它包括：
一待测电子元件，在其基板底部的第一接点群中，以螺旋状方式或有规律的连续式回路设计使每二毗邻的接点形成短路；
一测试电路板，于该测试电路板的基板表面设有第二接点群，并以反螺旋状方式或有规律的反向连续式回路设计将其分组使每二毗邻的接点形成短路，且其对应于该待测电子元件第一接点群的短路则为开路；以及
复数导电接点，其将该待测电子元件与该测试电路板连接在一起，并借该导电接点导通该第一接点群及第二接点群，进而依该测试电路板的分组而将数个导电接点串联成一回路以形成复数个监测回路，且每一该监测回路的一端为电流输入端，另一端则为接地端。
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