CN1404104A - 一种电容下层储存电极的制作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 124
- 238000003860 storage Methods 0.000 title claims abstract description 66
- 239000003990 capacitor Substances 0.000 title claims abstract description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 120
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 230000008021 deposition Effects 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims description 41
- 239000002019 doping agent Substances 0.000 claims description 40
- 238000004519 manufacturing process Methods 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000011065 in-situ storage Methods 0.000 claims description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000011218 segmentation Effects 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims 5
- 238000005530 etching Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- WQLQSBNFVQMAKD-UHFFFAOYSA-N methane;silicon Chemical compound C.[Si] WQLQSBNFVQMAKD-UHFFFAOYSA-N 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- -1 silicon alkane Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明系提供一种电容下层储存电极的制作方法。该方法系先于一半导体晶片之基底表面上形成一绝缘层，接着利用一黄光暨蚀刻制程，而于该绝缘层中形成至少一凹槽，然后进行一二阶段式之同时掺杂沉积制程，以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(amorphoussilicon，α－Si)层，以及一掺质浓度小于该第一掺杂非晶矽层第二掺杂非晶矽(α－Si)层。之后形成一填满该凹槽之介电层，并进行一平整化制程以去除该绝缘层表面上之部分的该第二掺杂非晶矽层、该第一掺杂非晶矽层以及该介电层。最后去除该介电层以及该绝缘层，并进行一半球状颗粒化(hemi－spherical grain，HSG)制程，以使该第二掺杂非晶矽层表面形成一具有复数个半球状颗粒结构的粗糙表面。
Description
技术领域
本发明系提供一种电容下层储存电极的制作方法。
背景技术
动态随机存取记忆体(dynamic random access memory，DRAM)是由数目庞大的记忆单元(memory cell)所聚集而成。每一个记忆单元是由一金属氧化物半导体(metal oxide semiconductor，MOS)电晶体以及一电容(capacitor)元件所串联而成的。记忆单元之电容元件的设计原理是于一半导体晶片上设置两电极层作为一上层场电极(field plate)及一下层储存电极(storage node)，其间设置一单胞介电层(cell dielectric layer)用来隔绝该两电极层。当其中一个电极层被施予电压时，另一电极层便得以感应一相对应之电荷值，藉以达到记忆或输出资料的目的。
请参考图1，图1为习知于一半导体晶片10上制作一种堆积式冠状电容(stack crown capacitor)之下层储存电极20的示意图。半导体晶片10包含有一基底(substrate)12，一绝缘层14覆盖于基底12表面，以及一导电层16设于绝缘层14内。其中，导电层16是利用一已掺杂之多晶矽或非晶矽材质所形成的，用来做为电极接触(node contact)以电连接于基底12上之MOS电晶体(未显示)的汲极，且导电层16之表面系约略切齐于绝缘层14的表面。
如图1所示，习知制作电容之下层储存电极20的方法是先于绝缘层14表面形成一介电层17，并利用一黄光制程(lithography)以及一光阻层(未显示)来定义出下层储存电极20的位置。随后再进行一干蚀刻制程，以去除未被该光阻层覆盖的介电层17直到绝缘层14表面，形成一垂直孔洞19。接著利用低压化学气相沈积法(low pressure chemical vapordeposition，LPCVD)以及一平整化制程，而于介电层17与孔洞19的表面形成一非晶矽层(amorphous silicon，α-Si)18，以初步地形成了记忆单元之电容的下层储存电极20。
然后再通入甲矽烷(SiH4)以及二氯甲矽烷(dichlorosilane，SiH2C12)等气体进行种晶(seeding)，以于下层储存电极20表面进行半球状颗粒化(hemi-spherical grain，HSG)制程，用来将下层储存电极20表面转变成为一具有复数个半球状颗粒结构的粗糙表面，进而增加下层储存电极20之表面积至原来面积的2倍左右。其中，在形成非晶矽层18时，或完成该平整化制程，亦或是结束该半球状颗粒化(HSG)制程之后，皆另可进行一离子植布制程，以使非晶矽层18表面得以被植入掺质而转形成为一已掺杂之非晶矽层(doped α-Si)。
请参考图2，图2为习知电容下层储存电极20发生倾倒的示意图。由于作为电容下层储存电极20的非晶矽层是设于介电层14表面上的冠状结构，而整个冠状结构的两侧壁部份的厚度并不大，因此在进行后续其他之半导体制程时，尤其是清洗制程时，电容之下层储存电极20的两侧壁非常容易发生倾倒(collapsing)的情形，因而严重降低半导体产品的良率。
发明内容
因此，本发明之主要目的在于提供一种电容下层储存电极及其制作方法以解决上述问题，并且进一步增加电容下层储存电极的表面积。
一种制作电容(capacitor)之下层储存电极(storage node)的方法，该方法包含有下列步骤：
提供一半导体基底(substrate)，且该半导体基底表面包含有一绝缘层；
进行一黄光暨蚀刻制程(photo-etching-process，PEP)，以于该绝缘层中形成至少一凹槽，直至该半导体基底表面；
进行一二阶段式(2-step)之同时(in-situ)掺杂沉积制程，以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(amorphous silicon，α-Si)层以及一第二掺杂非晶矽(α-Si)层，且该第二掺杂非晶矽(α-Si)层中的掺质浓度(dopant concentration)小于该第一掺杂非晶矽(α-Si)层中的掺质浓度；
于该半导体基底表面形成一介电层，并填满该凹槽；
进行一平整化(planarization)制程，以去除该绝缘层表面上之部分的该第二掺杂非晶矽(α-Si)层、该第一掺杂非晶矽(α-Si)层以及该介电层；
去除该介电层以及该绝缘层；以及
进行一半球状颗粒化(hemi-spherical grain，HSG)制程，以使该第二掺杂非晶矽(α-Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。
本发明提供另一种制作电容之下层储存电极的方法，该方法包含有下列步骤：
提供一半导体基底，且该半导体基底表面包含有一绝缘层；
进行一黄光暨蚀刻制程(PEP)，以于该绝缘层中形成至少一凹槽，直至该半导体基底表面；
进行一同时(in-situ)掺杂沉积制程，以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(α-Si)层、一第二掺杂非晶矽(α-Si)层以及一第三掺杂非晶矽(α-Si)层，且该第二掺杂非晶矽(α-Si)层中的掺质浓度大于该第一掺杂非晶矽(α-Si)层以及该第三掺杂非晶矽(α-Si)层中的掺质浓度；
于该半导体基底表面形成一介电层，并填满该凹槽；
进行一平整化制程，以去除该绝缘层表面上之部分的该第三掺杂非晶矽(α-Si)层、该第二掺杂非晶矽(α-Si)层、该第一掺杂非晶矽(α-Si)层以及该介电层；
去除该介电层以及该绝缘层；以及
进行一半球状颗粒化(HSG)制程，以使该第一掺杂非晶矽(α-Si)层以及该第三掺杂非晶矽(α-Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。
本发明还提供一种制作电容之下层储存电极的方法，该方法包含有下列步骤：
提供一半导体基底，且该半导体基底表面包含有一绝缘层；
进行一黄光暨蚀刻制程(PEP)，以于该绝缘层中形成至少一凹槽，直至该半导体基底表面；
进行一同时(in-situ)掺杂沉积制程，以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(α-Si)层、一掺杂多晶矽(poly Si)层以及一第二掺杂非晶矽(α-Si)层，且该掺杂多晶矽层中的掺质浓度大于该第一掺杂非晶矽(α-Si)层以及该第二掺杂非晶矽(α-Si)层中的掺质浓度；
于该半导体基底表面形成一介电层，并填满该凹槽；
进行一平整化制程，以去除该绝缘层表面上之部分的该第二掺杂非晶矽(α-Si)层、该掺杂多晶矽层、该第一掺杂非晶矽(α-Si)层以及该介电层；
去除该介电层以及该绝缘层；以及
进行一半球状颗粒化(HSG)制程，以使该第一掺杂非晶矽(α-Si)层以及该第二掺杂非晶矽(α-Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。
由于本发明电容下层储存电极包含一高掺质浓度之第一掺杂非晶矽层与一低掺质浓度之第二掺杂非晶矽层，因此可有效控制电容下层储存电极的厚度，以防止该电容下层储存电极的侧壁于后续制程中发生倾倒的情形，同时完成HSG制程，增加下层储存电极的接触面积，而且上层场电极的边界范围不超过凹槽的宽度，又可缩小电容与其他元件之间的间隙，提升积集度。此外，本发明更可藉由三层结构的制作，来大幅增加下层储存电极的接触面积，以提高电容的储存电荷数。
附图说明
图1为习知电容之下层储存电极的制程示意图。
图2为习知电容下层储存电极发生倾倒的示意图。
图3为本发明第一实施例中用来进行电容下层储存电极制程之半导体晶片的示意图。
图4至图8为本发明本发明第一实施例中电容之下层储存电极的制程示意图。
图9至图10为本发明第一实施例中电容完成后的示意图。
图11为本发明第二实施例中电容下层储存电极之示意图。
图12为本发明第二实施例中电容完成后的示意图。
图13为本发明第三实施例中电容下层储存电极之示意图。
图14为本发明第三实施例中电容完成后的示意图。
图示之符号说明
10、30 半导体晶片 12、32 基底
14 绝缘层 16 导电层
17 介电层 18 非晶矽层
19 孔洞 20 下层储存电极
34 导电物 38 蚀刻终止层
42 绝缘层 44 光阻层
45 开口 46 凹槽
48 第一掺杂非晶矽层 52 第一掺杂非晶矽层
54 介电层 56 半球状颗粒结构
60 下层储存电极 62 ONO介电层
64 电容 66 上层场电极
68 上层场电极 90 下层储存电极
92 第一掺杂非晶矽层 94 第二掺杂非晶矽层
96 第三掺杂非晶矽层 98 凹槽
102 半球状颗粒结构 104 电容
106 ONO介电层 108 上层场电极
120 下层储存电极 122 第一掺杂非晶矽层
124 多晶矽层 126 第二掺杂非晶矽层
128 凹槽 132 半球状颗粒结构
134 电容 136 ONO介电层
138 上层场电极
具体实施方式
第一实施例
请参考图3至图8，图3至图8为本发明之电容下层储存电极30之第一实施例的制程示意图。如图3所示，本发明之下层储存电极系制作于一半导体晶片30之基底32表面上。基底32表面包含有一导电物34、一蚀刻终止层(etch stop layer)38以及一绝缘层42位于蚀刻终止层38之上。其中，绝缘层42通常系由氧化物(oxide)，例如二氧化矽(SiO2)所构成，蚀刻终止层38系为一氮化矽(silicon nitride，Si3N4)层或为一氮氧化矽(silicon oxy-nitride，SiOxNy)层，而导电物34则可为一电极接触(node contact)、一转接垫(landing pad)或为一电晶体的源极/汲极。
如图4所示，首先进行一黄光(lithography)制程，于绝缘层42表面形成一光阻层44，且于光阻层44位于导电物34上方之一预定区域中形成有一开口45。随后进行一干蚀刻(dry etch)制程以向下垂直去除位于光阻层44之开口45下方之绝缘层42，直至蚀刻终止层38，以形成一垂直凹槽46通达至导电物34表面。其中，在进行该干蚀刻制程时，可调整该干蚀刻制程的选择比，使完成该干蚀刻制程时可以完全去除位于凹槽46底部表面的蚀刻终止层38，此外，亦可利用另外之湿蚀刻制程或于该干蚀刻制程之后的清洗制程，来完全去除位于凹槽46底部表面的蚀刻终止层38。
如图5所示，在去除完去除光阻层44之后，接著再进行一二阶段式(2-step)之同时(in-situ)掺杂沉积制程：首先利用低压化学气相沈积(lowpressure chemical vapor deposition，LPCVD)法来进行第一阶段的同时掺杂沉积制程，亦即在反应温度低于575℃的情况下，藉著将矽甲烷(silane，SiH4)经加热后解离，来沉积所需要的非晶矽层(amorphous，α-Si)，并沿著绝缘层42以及凹槽46表面形成一磷(P)离子掺质浓度(dopantconcentration)为2.5～3.0E20/cm3之第一掺杂非晶矽层48。随后再利用低压化学气相沈积法，来进行第二阶段的同时掺杂沉积制程。同样是在反应温度低于575℃的情况下，藉著将矽甲烷(silane，SiH4)经加热后解离，来沉积所需要的非晶矽层(amorphous，α-Si)，并于第一掺杂非晶矽层48之上形成一磷(P)离子掺质浓度(dopant concentration)为1.2～1.7E20/cm3之第二掺杂非晶矽层52。其中，第二掺杂非晶矽层52中的掺质浓度小于第一掺杂非晶矽层48中的掺质浓度。
如图6所示，接著于第二掺杂非晶矽层52表面均匀形成一由氧化物(oxide)所构成的介电层54，并填满凹槽46。然后于介电层54表面进行一化学机械研磨(chemical mechanical polishing，CMP)或一回蚀刻(etchback)等之平整化制程(planarization)，以去除位于绝缘层42表面上之部分第二掺杂非晶矽层52、第一掺杂非晶矽层48以及介电层54，并使介电层54的表面约略与绝缘层42的表面切齐。
如图7所示，在完成平整化制程后，接著进行一干蚀刻制程，以将凹槽46中之介电层54与剩余的绝缘层42完全去除。由于此干蚀刻制程系利用蚀刻终止层38来作为蚀刻终点，因此，在选择蚀刻终止层38的材质时，务必要与绝缘层42有不一样的蚀刻选择比，才能精确控制此蚀刻制程的良率，不至于有蚀刻不净，或是蚀刻过头的情形发生。此外，凹槽46中之介电层54与剩余的绝缘层42亦可利用一湿蚀刻制程来完全加以去除。
然后如图8所示，进行一半球状颗粒化(hemi-spherical grain，HSG)制程。由于第一掺杂非晶矽层48与第二掺杂非晶矽层52分别为一高掺质浓度(high concentration)与一低掺质浓度(low concentration)的组成，因此凹槽46内之第二掺杂非晶矽层52的表面将会形成一具有复数个半球状颗粒结构56的粗糙表面，而第一掺杂非晶矽层48的表面将不会(或几乎不会)形成任何半球状颗粒结构。这种半球状颗粒结构56可以增加下层储存电极60的表面积，进而增加其所储存之电荷数。接著进行一离子布植制程(ion implantation)，以于第二掺杂非晶矽层52表面之复数个半球状颗粒结构56中植入掺质(dopants)，以降低其阻值。最后，进行一热处理制程，使具有半球状颗粒结构56之第二掺杂非晶矽层52转化成多晶矽材质，而与下层之第一掺杂非晶矽层48复合构成下层储存电极60，完成整个下层储存电极60的制作过程。
请参考图9至图10，图9至图10为本发明第一实施例中电容64完成后的示意图。如图9所示，在完成下层储存电极60之后，接著于下层储存电极60内形成一ONO介电层62，以作为电容64的介电层。接著进行一沉积以及蚀刻制程，以形成电容的上层场电极(field plate)66。此外，若增加沉积时间，电容64的上层场电极68也可以制作成如图10所示之结构。
第二实施例
在本发明的第二实施例中，第一实施例之第一掺杂非晶矽层48与第二掺杂非晶矽层52所构成的凹槽46结构，又可以被一个三层的结构所取代。请参考图11，图11为本发明第二实施例中电容下层储存电极90之示意图。如图11所示，电容下层储存电极90之凹槽98结构，系由一低掺质浓度之第一掺杂非晶矽层92、一高掺质浓度之第二掺杂非晶矽层94与一低掺质浓度之第三掺杂非晶矽层96所构成。所以后续在进行半球状颗粒化(hemi-spherical grain，HSG)制程时，第一掺杂非晶矽层92与第三掺杂非晶矽层96的表面，均会形成一具有复数个半球状颗粒结构102的粗糙表面。如此，不仅下层储存电极90的表面积将被进一步增加，而且其所储存之电荷数亦跟著增加。
请参考图12，图12为本发明第二实施例中电容104完成后的示意图。如图12所示，在完成下层储存电极90之后，于下层储存电极90之表面形成一ONO介电层106，以作为电容104的介电层。接著进行一沉积以及蚀刻制程，以形成电容的上层场电极(field plate)108。此实施例中，下层储存电极90的接触面积将明显被增加，同时其所储存之电荷数亦跟著增加。
第三实施例
在本发明的第三实施例中，形成凹槽的三层结构，又可以有另外一种变化。请参考图13，图13为本发明第三实施例中电容下层储存电极120之示意图。如图13所示，电容下层储存电极120之凹槽128结构，系由一低掺质浓度之第一掺杂非晶矽层122、一高掺质浓度之多晶矽层124与一低掺质浓度之第二掺杂非晶矽层126所构成。所以后续在进行半球状颗粒化(hemi-spherical grain，HSG)制程时，第一掺杂非晶矽层122与第二掺杂非晶矽层126的表面，均会形成一具有复数个半球状颗粒结构132的粗糙表面。如此，不仅下层储存电极120的表面积将被进一步增加，同时其所储存之电荷数亦跟著增加。
请参考图14，图14为本发明第三实施例中电容134完成后的示意图。如图14所示，在完成下层储存电极120之后，于下层储存电极120之表面形成一ONO介电层136，以作为电容134的介电层。接著进行一沉积以及蚀刻制程，以形成电容的上层场电极(field plate)138。
由于本发明之下层储存电极的制程中，是先形成一高掺质浓度之第一掺杂非晶矽层与一低掺质浓度之第二掺杂非晶矽层，然后于低掺质浓度之第二掺杂非晶矽层进行半球状颗粒化制程，再对第二掺杂非晶矽层表面之半球状颗粒结构植入掺质(dopants)。如此一来，形成半球状颗粒化结构后，所得到的面积可变为原来面积的2倍左右，同时相较于习知制程，由于本发明之下层储存电极的侧壁部份尚包含有一高掺质浓度之第一掺杂非晶矽层，因此它的厚度将会增加，而不会有侧壁倾倒的问题，进而提升整体晶片制程的良率，加上上层场电极的范围不超过凹槽的宽度，可缩小电容与其他元件之间的间隙。并且在另外的实施例中，藉由三层结构的制作，下层储存电极的接触面积更将被明显增加，同时其所储存之电荷数亦更加被增加。
相较于习知制作下层储存电极的制作方法，本发明之下层储存电极是先形成一高掺质浓度之第一掺杂非晶矽层与一低掺质浓度之第二掺杂非晶矽层，然后于低掺质浓度之第二掺杂非晶矽层形成复数个半球状颗粒结构的粗糙表面，再对第二掺杂非晶矽层表面之半球状颗粒结构植入掺质(dopants)。由于本发明之下层储存电极的侧壁部份尚包含有一高掺质浓度之第一掺杂非晶矽层，因此它的厚度将会增加，而不会有侧壁倾倒的问题，进而提升整体晶片制程的良率，再加上上层场电极的范围不超过凹槽的宽度，可缩小电容与其他元件之间的间隙。同时在另外的实施例中，藉由三层结构的制作，下层储存电极的接触面积更将被明显增加，同时其所储存之电荷数亦更加被增加。
以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明专利之涵盖范围。
Claims (23)
1、一种制作电容(capacitor)之下层储存电极(storage node)的方法，该方法包含有下列步骤：
提供一半导体基底(substrate)，且该半导体基底表面包含有一绝缘层；
进行一黄光暨蚀刻制程(photo-etching-process，PEP)，以于该绝缘层中形成至少一凹槽，直至该半导体基底表面；
进行一二阶段式(2-step)之同时(in-situ)掺杂沉积制程，以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(amorphous silicon，α-Si)层以及一第二掺杂非晶矽(α-Si)层，且该第二掺杂非晶矽(α-Si)层中的掺质浓度(dopant concentration)小于该第一掺杂非晶矽(α-Si)层中的掺质浓度；
于该半导体基底表面形成一介电层，并填满该凹槽；
进行一平整化(planarization)制程，以去除该绝缘层表面上之部分的该第二掺杂非晶矽(α-Si)层、该第一掺杂非晶矽(α-Si)层以及该介电层；
去除该介电层以及该绝缘层；以及
进行一半球状颗粒化(hemi-spherical grain，HSG)制程，以使该第二掺杂非晶矽(α-Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。
2、如权利要求1所述的方法，其特征在于：所述半导体基底表面另包含有一导电物以及一蚀刻终止层(etch stop layer)。
3、如权利要求2所述的方法，其特征在于：所述导电物系为一电极接触(node contact)。
4、如权利要求2所述的方法，其特征在于：所述导电物系为一转接垫(landing pad)。
5、如权利要求2所述的方法，其特征在于：所述导电物系为一金属氧化半导体(metal-oxide semiconductor，MOS)电晶体的源极(source)或汲极(drain)。
6、如权利要求1所述的方法，其特征在于：所述二阶段式(2-step)之同时(in-situ)掺杂沉积制程，其中该第一阶段之同时掺杂沉积制程的磷(Phosphorous)离子掺质浓度(dopant concentration)约为2.5～3.OE20/cm3，该第二阶段之同时掺杂沉积制程的磷(Phosphorous)离子掺质浓度(dopant concentration)约为1.2～1.7E20/cm3。
7、如权利要求1所述的方法，其特征在于：所述平整化制程系为一化学机械研磨(chemical mechanical polishing，CMP)制程。
8、如权利要求1所述的方法，其特征在于：所述平整化制程系为一回蚀刻(etch back)制程。
9、如权利要求1所述的方法，其特征在于：其中于完成该半球状颗粒化(HSG)制程之后，该方法另包含有一热处理制程，以使具有复数个半球状颗粒结构之该第二掺杂非晶矽(α-Si)层以及该第一掺杂非晶矽(α-Si)层完全转化成多晶矽结构。
10、一种制作电容之下层储存电极的方法，该方法包含有下列步骤：
提供一半导体基底，且该半导体基底表面包含有一绝缘层；
进行一黄光暨蚀刻制程(PEP)，以于该绝缘层中形成至少一凹槽，直至该半导体基底表面；
进行一同时(in-situ)掺杂沉积制程，以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(α-Si)层、一第二掺杂非晶矽(α-Si)层以及一第三掺杂非晶矽(α-Si)层，且该第二掺杂非晶矽(α-Si)层中的掺质浓度大于该第一掺杂非晶矽(α-Si)层以及该第三掺杂非晶矽(α-Si)层中的掺质浓度；
于该半导体基底表面形成一介电层，并填满该凹槽；
进行一平整化制程，以去除该绝缘层表面上之部分的该第三掺杂非晶矽(α-Si)层、该第二掺杂非晶矽(α-Si)层、该第一掺杂非晶矽(α-Si)层以及该介电层；
去除该介电层以及该绝缘层；以及
进行一半球状颗粒化(HSG)制程，以使该第一掺杂非晶矽(α-Si)层以及该第三掺杂非晶矽(α-Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。
11、如权利要求10所述的方法，其特征在于：所述半导体基底表面另包含有一导电物以及一蚀刻终止层(etch stop layer)。
12、如权利要求11所述的方法，其特征在于：所述导电物系为一电极接触。
13、如权利要求11所述的方法，其特征在于：所述导电物系为一转接垫。
14、如权利要求11所述的方法，其特征在于：所述导电物系为一金属氧化半导体(MOS)电晶体的源极或汲极。
15、如权利要求10所述的方法，其特征在于：所述的同时(in-situ)掺杂沉积制程，其中该第一掺杂非晶矽层以及该第三掺杂非晶矽层之磷(Phosphorous)离子掺质浓度(dopant concentration)约为1.2～1.7E20/cm3。
16、如权利要求10所述的方法，其特征在于：所述的同时(in-situ)掺杂沉积制程，其中该第二掺杂非晶矽层之磷(Phosphorous)离子掺质浓度(dopant concentration)约为2.5～3.0E20/cm3。
17、如权利要求10所述的方法，其特征在于：所述平整化制程系为一化学机械研磨(CMP)制程。
18、如权利要求10所述的方法，其特征在于：所述平整化制程系为一回蚀刻制程。
19、一种制作电容之下层储存电极的方法，该方法包含有下列步骤：
提供一半导体基底，且该半导体基底表面包含有一绝缘层；
进行一黄光暨蚀刻制程(PEP)，以于该绝缘层中形成至少一凹槽，直至该半导体基底表面；
进行一同时(in-situ)掺杂沉积制程，以于该绝缘层以及该凹槽表面依序形成一第一掺杂非晶矽(α-Si)层、一掺杂多晶矽(poly Si)层以及一第二掺杂非晶矽(α-Si)层，且该掺杂多晶矽层中的掺质浓度大于该第一掺杂非晶矽(α-Si)层以及该第二掺杂非晶矽(α-Si)层中的掺质浓度；
于该半导体基底表面形成一介电层，并填满该凹槽；
进行一平整化制程，以去除该绝缘层表面上之部分的该第二掺杂非晶矽(α-Si)层、该掺杂多晶矽层、该第一掺杂非晶矽(α-Si)层以及该介电层；
去除该介电层以及该绝缘层；以及
进行一半球状颗粒化(HSG)制程，以使该第一掺杂非晶矽(α-Si)层以及该第二掺杂非晶矽(α-Si)层表面形成一具有复数个半球状颗粒结构的粗糙表面。
20、如权利要求19所述的方法，其特征在于：所述半导体基底表面另包含有一导电物以及一蚀刻终止层(etch stop layer)。
21、如权利要求19所述的方法，其特征在于：所述导电物系包含有一电极接触、一转接垫、或一金属氧化半导体(MOS)电晶体的源极或汲极。
22、如权利要求19所述的方法，其特征在于：所述同时(in-situ)掺杂沉积制程，其中形成该第一掺杂非晶矽层以及该第二掺杂非晶矽层之磷(Phosphorous)离子掺质浓度(dopant concentration)约为1.2～1.7E20/cm3。
23、如权利要求19所述的方法，其特征在于：所述平整化制程系包含有一化学机械研磨(CMP)制程或一回蚀刻制程。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/682,402 | 2001-08-30 | ||
| US09/682,402 US6432772B1 (en) | 2001-08-30 | 2001-08-30 | Method of forming a lower storage node of a capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1404104A true CN1404104A (zh) | 2003-03-19 |
| CN1205650C CN1205650C (zh) | 2005-06-08 |
Family
ID=24739537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN02143224.4A Expired - Fee Related CN1205650C (zh) | 2001-08-30 | 2002-08-30 | 一种电容下层储存电极的制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6432772B1 (zh) |
| CN (1) | CN1205650C (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108231654A (zh) * | 2018-01-12 | 2018-06-29 | 上海华虹宏力半导体制造有限公司 | 对形成有mos结构的基底的静电吸附的方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331554B1 (ko) * | 1999-09-27 | 2002-04-06 | 윤종용 | 인접된 커패시터 사이의 크로스토크가 억제된 반도체 소자의 커패시터 어레이 및 그 제조방법 |
| US6706591B1 (en) * | 2002-01-22 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Method of forming a stacked capacitor structure with increased surface area for a DRAM device |
| US6916723B2 (en) * | 2003-04-25 | 2005-07-12 | Micron Technology, Inc. | Methods of forming rugged semiconductor-containing surfaces |
| TWI221657B (en) * | 2003-05-30 | 2004-10-01 | Nanya Technology Corp | Method of forming crown capacitor |
| KR100620660B1 (ko) | 2004-06-17 | 2006-09-14 | 주식회사 하이닉스반도체 | 반도체 소자의 저장전극 제조 방법 |
| JP6059085B2 (ja) * | 2013-05-27 | 2017-01-11 | 東京エレクトロン株式会社 | トレンチを充填する方法及び処理装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230363B1 (ko) * | 1996-06-28 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US5937314A (en) * | 1997-02-28 | 1999-08-10 | Micron Technology, Inc. | Diffusion-enhanced crystallization of amorphous materials to improve surface roughness |
| US6037219A (en) * | 1998-06-25 | 2000-03-14 | Vanguard International Semiconductor Corporation | One step in situ doped amorphous silicon layers used for selective hemispherical grain silicon formation for crown shaped capacitor applications |
| US6046083A (en) * | 1998-06-26 | 2000-04-04 | Vanguard International Semiconductor Corporation | Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications |
| US6090679A (en) * | 1998-11-30 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Method for forming a crown capacitor |
| TW425701B (en) * | 1999-04-27 | 2001-03-11 | Taiwan Semiconductor Mfg | Manufacturing method of stack-type capacitor |
| US6121084A (en) * | 2000-01-27 | 2000-09-19 | Micron Technology, Inc. | Semiconductor processing methods of forming hemispherical grain polysilicon layers, methods of forming capacitors, and capacitors |
-
2001
- 2001-08-30 US US09/682,402 patent/US6432772B1/en not_active Expired - Lifetime
-
2002
- 2002-08-30 CN CN02143224.4A patent/CN1205650C/zh not_active Expired - Fee Related
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|---|---|---|---|---|
| CN108231654A (zh) * | 2018-01-12 | 2018-06-29 | 上海华虹宏力半导体制造有限公司 | 对形成有mos结构的基底的静电吸附的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6432772B1 (en) | 2002-08-13 |
| CN1205650C (zh) | 2005-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: LANZE TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: LIANHUA ELECTRONIC CO., LTD. Effective date: 20100802 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
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|
| TR01 | Transfer of patent right |
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|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050608 Termination date: 20130830 |