CN1400604A - 用于存储设备的读出放大器 - Google Patents

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Abstract

一种存储器控制电路，包括按照一个读控制信号和一个地址值控制的读充电控制电路。按照一个写控制信号和相同的或不同的一个地址控制写充电控制电路。利用读充电控制电路和写充电控制电路控制向相同的数据I/O线的充电和自相同的数据I/O线的充电。一种列选择线电路可配置成第一装置，其中的第一输出按照读控制输入和地址激励，第二输出按照写控制输入和相同的或不同的地址激励。在第二装置中，按照地址和读控制信号或写控制信号激励第一输出。

Description

用于存储设备的读出放大器
                      技术领域
本发明涉及一种改进的用于存储设备的读出放大器。本申请案要求享有序号为60/308195的临时申请的优先权。
                      背景技术
图1表示一种典型的数据通道结构，具有：位线读出放大器(BLSA)、PSA、NSA、LA、LAB、数据输入/输出线(DIO、DIOL)、列选择线(CSL)、存储单元(MC)：一个电容器C和一个存取晶体管N5、位线(BL)、互补位线(BLB)、数据输出读出放大器10、负载(L1、L2)、以及字线(WL)。典型的BLSA包括分别连接到BL和BLB上的一个PMOS读出放大器(PSA)和一个NMOS读出放大器(NSA)。
读出操作按以下所述进行。在WL激励前，BL和BLB通过一个VBL电压发生器和一个均衡预充电电路(未示出)预充电到相同的电压电平。VBL电平是VCC电压电平的一半。如果将一个行有效(active)命令以及一个行地址一起加到DRAM，则和这个行地址相关的WL被激励。在电容器C上的电荷与BL的电荷耦合并共同分享。这种情况称之为“电荷共享(charge sharing)(CS)”操作。
通过CS操作在BL和BLB之间产生一个微小的电压差，然后借助于允许(enabling)信号LA和LAB由PSA和NSA电路并结合读出放大器对这个微小的电压差进行读出放大。如果在电容器C中的电荷在逻辑上是“高”，换言之是“VCC”，则在CS操作和读出放大操作期间BL在逻辑上是“高”，并且BLB在逻辑上是“低”。在BL/BLB中的经过放大的数据分别响应穿过晶体管N3和N4的CSL信号传送到DIO/DIOB线。CSL信号是通过一个读命令或一个写命令结合一个列地址启用的。
数据输出读出放大器10利用两个负载晶体管L1和L2。负载晶体管L1和L2包括一个PMOS或NMOS晶体管，它们连接到某个电源电压上，例如像电源电压或地电压，以便在读出操作期间向DIO或DIOB线提供电流。传送到DIO或DIOB线的数据通过数据输出读出放大器10进行放大。经过放大的数据响应于一个信号(未示出)通过数据输出缓冲器20向外输出。
在行有效命令和数据输出之间的时间称之为存取时间(tRAC)。按现有技术的处理技术提供的电荷共享(CS)时间约为10ns，存取时间约为40毫微秒(ns)左右。在图1所示的BLSA结构中，CS时间和读出放大时间(SEN时间)必须发生在CSL允许电荷从BL和BLB线转到DIO和DIOB线之前。
DIO/DIOB线的电容性负载大于BL/BLB线的电容性负载10倍左右。如果在BL在某个电压电平读出之前CSL允许操作，例如说在约0.5伏和约1伏之间的一个ΔVBL，则不可能对BL和BLB上的数据进行读出放大。在BL和BLB之间的电位差称之为ΔVBL。这种BLSA结构对于不关心CS和SEN时间的动态随机存取存储器(DRAM)是可以利用的。
通过减小CS时间和SEN时间可以减小存取时间tRAC。存取时间tRAC约为20ns的DRAM称之为高速DRAM或快循环随机存取存储器(FCRAM)。使用数据输入缓冲器进行写操作。DIN是数据输入。数据输出读出放大器10用于读出操作。
图2是图1中的读出操作数据是“1”时的一个时序图。每一个命令都与时钟信号的上升沿同步。具有地址(行地址)的ROW ACTIVE(行有效)命令允许一个特定的字线(WL)操作。具有地址(列地址)的读命令允许CSL信号操作。在图1的结构中，CS时间和SEN时间应该在允许CSL线操作之前完成。LA和LAB的允许操作点由存贮芯片设计人员确定。在CSL允许操作后，在BL和BLB线上的数据就传送到DIO和DIOB线上。最后，将DIO和DIOB线上的数据传送到数据输出缓冲器(DOUT)20上。DOUT在数据传送前通常预充电到Hi-Z电平。
图3表示用于半导体存储设备中的一个常规的高速位线读出放大器(BLSA)的典型的数据通道结构。这种BLSA在Taguchi等人的文章“具有64位并行数据总线结构的40ns和64兆位的DRAM”(有关固态电路的IEEE杂志，第26卷第11期，14931～497页1991年11月)中进行了更加详细地描述。
图3表示的是分别用于读和写操作的分开的列选择线(CSL)WCSL和RCSL、以及分开的数据线RDO/RDOB和WDI/WDIB。对于高速读操作，在BLSA中实现直接读出放大器，所说的直接读出放大器称之为读出用的读出放大器(RSA)。这种RSA按类似于差分放大器方式操作。在本公开中，直接读出放大器(DSA)、RSA、和差分放大器指的是相同的事物。利用RSA将微小的电压差进行放大。在这种情况下，RCSL的允许操作时间可能比图1方案中所示的CSL时间迅速一些。设计人员可以选择CSL允许操作时间点，然后对于FCRAM设计一个较短的tRAC。
由于即使在激励WL之前有可能激励RCSL，在这个方案中并不需要CS时间和SEN时间中的大部分。换句话说，只要将WL一激励，就可激励RCSL。如果在BL和BLB之间存在一个微小的电压差，在没有PSA和NSA的情况下RSA也要将BL和BLB放大。在此方案中，数据误差极少发生。尽管DIO线的负载很大，这个差分放大器RSA也能放大这个微小的电压差。
但是这个方案还存在一个问题。就实施RSA而论，需要分开实现读和写的通道，从而在读操作和写操作期间才不会发生数据争用。和任何其它读出放大器方案相比，这需要较大的IC线路布局面积。
图4表示的是图3中当数据是“1”时的一个时序图。如图所示，RCSL减小了允许操作时间。大多数CS时间和SEN时间不需要进行CSL的允许操作。这样就可提供较快的RCSL允许操作，进而提供较短的存取时间tRAC。
图5表示的是另一种类型的数据通道结构，它包括一个用于半导体存储设备的常规的高速BLSA。在输入一个写命令时只使用WR信号。WR信号不包括任何地址信息。在写和读这两个操作期间都使用CSL。数据的输入线和输出线也是共用的。DIOG3包括4个晶体管：N11、N12、N13和N14。这个DIOG3的数据输入/输出选通晶体管在DRAM中大大地增加了线路布局面积。另一个问题是，电流消耗增大了，这是由于对于响应WR和CSL的读操作和写操作两者都要进行RSA操作引起的。
本发明旨在解决和这种现有技术相关的这些问题和其它问题。
                      发明内容
一种存储充电电路包括一个读充电控制电路，所说读充电控制电路按照读控制信号和一个地址值进行控制。写充电控制电路按照写控制信号和相同的或不同的地址值进行控制。使用读充电放大器电路和写充电放大器电路来控制向相同的数据IO线的充电和自相同的数据IO线的充电。
可以将一个列选择线电路配置成第一种装置，其中按照一个读控制信号和一个地址激励第一输出，并且按照一个写控制信号和一个相同的或不同的地址激励第二输出。在第二装置中，按照一个地址和读控制信号或写控制信号激励第一输出。
从下面开始的本发明的优选实施例的详细描述并参照附图，本发明的上述这些目的和其它目的、特征、和优点都将变得更加显而易见。
                      附图说明
图1是一种存储数据通道结构的电路示意图。
图2是图1所示电路的时序图。
图3是另一个存储数据通道结构的电路示意图。
图4是图3所示电路的时序图。
图5是再一个存储数据通道结构的电路示意图。
图6是按照本发明的一个方面的一个充电控制电路的示意图。
图7是列选择线电路的示意图。
图8A和8B是图7所示电路的时序图。
图9是按照本发明的另一个方面的一种可配置的列选择线电路。
图10是可配置的列选择线电路的一个可替换的实施例。
图11A和11B是可配置的列选择线电路的时序图。
图12是可配置的列选择线电路另一个实施例。
图13A和13B是图12所示的可配置的列选择线电路的时序图。
                      具体实施方式
图6表示用于半导体存储设备的具有新型的高速位线读出放大器(BLSA)的数据通道结构的一个实施例。这种BLSA包括：PSA、NSA、RSA、DIOG4、RCSL、WCSL、DIO/DIOB、等等，它们按照与以上所述的方式操作。在图6和图5之间的一个差别是在DIOG4中。DIOG4只有两个晶体管：N15、N16。这就减小了存储芯片中的线路布局面积。芯片核心指的是存储单元阵列、位线(BL)、BLSA、和字线相关电路等的一部分。
RCSL在读操作期间操作，而WCSL在写操作期间操作。RSA可以是一个直接式放大器，或者是一个差分放大器。负载晶体管L1和L2由RSA和数据输出读出放大器共享。负载晶体管L1和L2向数据输出读出放大器10提供电流。图6所示电路的时序图与图4所示电路的时序图相同。然而，图6中的电路和图3和图5所示的电路相比需要较小的线路布局面积，并且和图1所示的电路相比具有较快的存取时间。
BL/BLB数据响应于RCSL信号被放大到允许的高电平，然后将经过放大的BL/BLB数据传送到DIO/DIOB线。如果WCSL线是允许的高电平(写操作)，则将DIO/DIOB线上的数据传送到BL/BLB线。
图7-12是表示RCSL和WCSL信号的操作的电路和时序图。可把在图7、9和11中产生的信号加到图6的BLSA电路。图7表示产生CSL信号的一个常规的方案。写允许操作(WE)信号是一个写命令或者一个写相关信号。RD信号是一个读命令或读相关信号。Yi是一个解码的列地址信号。在FCRAM的情况下，当RD和Yi是允许的高电平时，RCSL信号是允许的高电平，激励图6中的RSA。图8a和图8b分别表示的是图7的读和写操作的时序图。
图9表示的是本发明的另一个方面，表示产生WCSL和RCSL信号的一个电路。一旦激励一个读或写操作，马上产生一个PCA信号。按一种配置，切断熔丝F1、F4、F5、F7。在写操作中，逻辑高电平的PCA和逻辑高电平的Yi激励WCSL信号，而RCSL信号是禁止操作的。这使得图6中的RSA不能操作。在读操作中，RCSL信号是允许操作的，RSA可以操作。
按另一种配置，切断熔丝F2、F3、F6。RCSL固定在地电压电平(VSS)，而WE和RD信号则固定在电源电压电平(VCC)。按这种配置，在读和写操作期间都使用WCSL信号。在这种情况下，反相器15和16两者都作为WCSL的驱动器操作，可以提供更多的电流驱动能力。这将改善WCSL的允许操作时序关系。
图10表示本发明的另一个实施例，其中图9中的熔丝由一个导电层代替，导电层例如像一个金属线或多晶硅线。触点M1-M7表示导电层，通过金属线或多晶硅线使这些导电层断开或闭合。按照和以上图9中所述相同的方式断开或闭合触点M1-M7，从而可以允许WCSL和RCSL操作。例如，可以让触点M1、M2、M5、和M7断开，并让其余的触点短路。按这种配置，写操作逻辑高电平的PCA和逻辑高电平的Yi激励WCSL信号，而RCSL信号是禁止操作的。在读操作期间，RCSL信号是允许操作的，并且RSA操作。当触点M2、M3、M6断开并且其余触点短路时，在读和写操作期间都使用WCSL。
图11a和图11b表示图9和图10的WCSL和RCSL信号的时序关系。图11a表示当熔丝F1、F4、F5、F7切断或者让触点M1、M4、M5、M7断开时的时序关系。在这种熔丝配置中，WCSL信号在写操作期间允许操作，RCSL信号在读操作期间允许操作。在图11a中产生的RCSL和WCSL信号用于图6中的电路。这种CSL方案提供较快的DRAM存取时间。
图11b表示熔丝F2、F3、F6切断或者让触点M2、M3、M6断开并且其余触点由金属线或多晶硅线短路时的时序关系。在这种情况下，WCSL信号在写操作和读操作期间都允许操作。RCSL信号固定在地电压电平(VSS)。
图12表示的是另一个实施例，其中的一个方式寄存器设置(MRS)命令或信号是在加上电源后在DRAM中产生的。在加上电源后并在常规操作之前可以对MRS编程。此外，也可在常规操作期间改变MRS。施加MRS命令或信号是为了在一开始就确定DRAM如何进行操作。MRS信号设定CL(CAS等待时间)、BL(突发串长度(Burst Length))、等等，并且是外部命令信号(CLOCK、CSB、RASB、CASB、WEB)和多个地址的组合。CSB信号指的是芯片选择信号，RASB信号指的是行地址选通信号。CASB信号指的是列地址选通信号，WEB信号指的是写允许操作信号。最后的字符“B”指的是一个条状触发的允许操作信号。
MRS命令的设备内部信号是一个PMRS信号，像图12的PMRS信号；在美国专利第6084803号中详细描述了这个信号(见这个专利的图3、4、5A、5B、5C、5D和这个专利的说明书的第3列第40-67行，第4列，和第5列)，这里参照引用了这个专利。当PMRS信号设置成高电平时，WET和RD信号不固定在一个电压电平，并且WCSL和RCSL信号相互独立地操作。对于图6所示的FCRAM电路，使用这种配置。当PMRS信号为逻辑低设置状态时，WE和RD信号通道被选通晶体管(T1和T2)堵塞。RCSL信号由PMRS信号设置成低电平，并且WCSL是在读和写操作期间用作CSL的唯一的信号。然后，在读和写操作期间都允许PCA信号操作。在图13a和图13b中表示图12的两种配置的时序图。
上述系统可以使用能够完成某些或全部操作的专用处理器系统、微控制器、可编程逻辑设备、或者微处理器。可以用软件实现上述的某些操作，并且用硬件实现其它操作。
为方便起见，可把这些操作描述为各种相互连接的功能块或不同的软件模块。但这不是必要的，并且存在下述的这些情况：这些功能块或模块总是可以等效地组合成具有不十分清楚边界的单个逻辑设备、程序、或操作。无论如何，功能块、软件模块、或者柔性接口部件都可以由它们本身实现，或与硬件或者软件的其它操作结合起来实现。
因为已经通过本发明的优选实施例描述并说明了本发明的原理，所以显而易见的是，在不脱离本发明的原理的情况下，可以在设置和细节方面对本发明进行改进。申请人要求对来自下述权利要求的构思和范围内的所有的改进和变化进行保护。

Claims (33)

1.一种电路，包括：
一个读充电控制电路，它由一个读信号和一个地址激励；和
一个写充电控制电路，它由一个写信号和相同的或不同的地址激励，读
充电控制电路和写充电控制电路这两者都耦合到共用的数据I/O线。
2.根据权利要求1所述的电路，其特征在于，读充电控制电路是一个读出放大器。
3.根据权利要求1所述的电路，其特征在于，写充电控制电路在数据I/O和位线之间传送电荷。
4.根据权利要求1所述的电路，其特征在于，写充电控制电路只包括两个写控制门，第一个写控制门控制一个位线的电荷，第二个写控制门控制一个互补位线的电荷。
5.根据权利要求4所述的电路，其特征在于，第一和第二写控制门这两者都由一个写列选择线信号控制。
6.根据权利要求4所述的电路，其特征在于，第一写控制门直接耦合在位线和数据I/O线之间，第二写控制门直接耦合在互补位线和互补数据I/O线之间。
7.根据权利要求1所述的电路，其特征在于，读充电控制电路包括：控制从一个位线向一个互补数据I/O线的充电的第一读控制门，以及控制从一个互补位线向一个数据I/O线的充电的第二读控制门。
8.根据权利要求7所述的电路，其特征在于，第一和第二读控制门这两者都由一个读列选择线信号控制。
9.根据权利要求7所述的电路，其特征在于，第一读控制门直接耦合在位线和互补数据I/O线之间，第二读控制门直接耦合在互补位线和数据I/O线之间。
10.根据权利要求1所述的电路，其特征在于，包括一个数据输出读出放大器，它耦合在一个数据输出缓冲器和数据I/O线之间。
11.根据权利要求10所述的电路，其特征在于，包括负载晶体管，它们在读充电控制电路和数据输出读出放大器之间共享。
12.根据权利要求1所述的电路，其特征在于，读充电控制电路包括：
第一晶体管，具有耦合到一个位线的第一端、耦合到一个互补数据I/O线的第二端、以及第三端；
第二晶体管，具有耦合到一个互补位线的第一端、耦合到一个数据I/O线的第二端、以及第三端；和
第三晶体管，具有耦合到列选择线的第一端、耦合到第一和第二晶体管的第三端的第二端、以及耦合到第一参考电压的第三端。
13.根据权利要求12所述的电路，其特征在于，写充电控制电路包括：
第一晶体管，具有耦合到一个列选择线的第一端、耦合到一个互补位线的第二端、以及耦合到互补数据I/O线的第三端；
第二晶体管，具有耦合到写列选择线的第一端、耦合到一个数据I/O线的第二端、以及耦合到位线的第三端。
14.根据权利要求13所述的电路，其特征在于，包括：
第一负载晶体管，具有耦合到第二参考电压的第一端、耦合到数据I/O线的第二端、以及耦合到第三参考电压的第三端；
第二负载晶体管，具有耦合到第二参考电压的第一端、耦合到互补数据I/O线的第二端、以及耦合到第三参考电压的第三端。
15.一种电路，包括：
一个读充电控制电路，它由一个读列选择线激励；和
一个写充电控制电路，它由一个写列选择线激励，读充电控制电路和写充电控制电路这两者都耦合到共用的数据I/O线；
一个数据输出读出放大器；和
由读充电放大器电路和数据输出读出放大器这两者共享的负载晶体管。
16.一种用于控制存储器控制电路的方法，包括：
按照一个读控制信号和一个地址控制读充电控制电路；
按照一个写控制信号和相同的或不同的一个地址控制写充电控制电路；
利用读充电控制电路和写充电控制电路，控制向相同的数据I/O线的充电和自相同的数据I/O线的充电。
17.根据权利要求16所述的方法，其特征在于，在写充电控制电路中只使用两个选通门来控制在位线和数据I/O线之间的充电。
18.根据权利要求17所述的方法，其特征在于，在读充电控制电路中只使用三个选通门来控制在位线和数据I/O线之间的充电。
19.根据权利要求18所述的方法，其特征在于，使用一个读列选择线来控制读充电控制电路，并且使用一个写列选择线来控制写充电控制电路。
20.根据权利要求16所述的方法，其特征在于，在从数据I/O线输出数据之前，使用一个数据输出读出放大器来放大数据I/O线。
21.根据权利要求20所述的方法，其特征在于，在数据输出读出放大器和读充电控制电路之间共享负载晶体管。
22.一种列选择线电路，包括：
一个写控制输入；
一个读控制输入；
一个地址输入；
第一输出；
第二输出；和
一个控制电路，它可配置成第一装置，其中的第一输出按照写控制输入和地址输入激励，第二输出按照读控制输入和相同的或不同的地址输入激励，该控制电路还可配置成第二装置，第二装置按照地址输入和读控制输入或写控制输入激励第一输出。
23.根据权利要求22所述的列选择线电路，其特征在于，使用导电层来配置控制电路使其成为第一和第二装置。
24.根据权利要求23所述的列选择线电路，其特征在于，导电层包括金属线或多晶硅线。
25.根据权利要求22所述的列选择线电路，其特征在于，使用熔丝来配置控制电路使其成为第一和第二装置。
26.根据权利要求22所述的列选择线电路，其特征在于，使用存储编程方式信号来配置控制电路使其成为第一和第二装置。
27.根据权利要求26所述的列选择线电路，其特征在于，存储编程方式信号是由外部信号和地址的组合产生的。
28.根据权利要求26所述的列选择线电路，其特征在于，通过存储编程方式信号来控制通道选通门，以便允许或禁止写控制输入和读控制输入的操作。
29.根据权利要求22所述的列选择线电路，其特征在于，在第一装置中，第一输出耦合到写控制电路并且第二输出耦合到读控制电路，在第二装置中，第一输出耦合到写控制电路和读控制电路这两者上。
30.一种用于配置列选择线电路的方法，包括：
配置列选择线电路使之成为第一装置，其中按照一个读控制信号和一个地址激励第一输出，并且按照一个写控制信号和相同的或不同的地址来激励第二输出；和
配置相同的列选择线电路使之成为第二装置，其中按照相同的或不同的地址和读控制信号或写控制信号来激励第一输出。
31.根据权利要求30所述的方法，其特征在于，使用导电层来配置列选择线电路使其成为第一和第二装置。
32.根据权利要求30所述的方法，其特征在于，使用熔丝来配置列选择线电路使其成为第一和第二装置。
33.根据权利要求30所述的方法，其特征在于，使用存储编程方式信号来配置列选择线电路使其成为第一和第二装置。
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